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參數(shù)資料
| 型號： | ICS874S02BMILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/16頁 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN 1:1 DIFF ZD 20SOIC |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | HiPerClockS™ |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1GHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-SOIC |
| 包裝： | 帶卷 (TR) |
ICS874S02I
1:1 DIFFERENTIAL-TO-LVDS ZERO DELAY CLOCK GENERATOR
IDT / ICS LVDS CLOCK GENERATOR
2
ICS874S02BMI REV. AOCTOBER 16, 2008
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1
CLK
Input
Pulldown
Non-inverting differential clock input.
2
nCLK
Input
Pullup
Inverting differential clock input.
3
MR
Input
Pulldown
Active HIGH Master Reset. When logic HIGH, the internal dividers are reset
causing the true outputs Q and QFB to go low and the inverted outputs nQ and
nQFB to go high. When logic LOW, the internal dividers and the outputs are
enabled. LVCMOS / LVTTL interface levels.
4
nFB_IN
Input
Pullup
Inverting differential feedback input to phase detector for regenerating clocks
with “Zero Delay.” Connect to pin 8.
5
FB_IN
Input
Pulldown
Non-inverted differential feedback input to phase detector for regenerating
clocks with “Zero Delay.” Connect to pin 9.
6, 15,
19, 20
SEL2, SEL3,
SEL0, SEL1
Input
Pulldown
Determines output divider values in Table 3. LVCMOS / LVTTL interface levels.
7, 11
VDDO
Power
Output supply pins.
8, 9
nQFB, QFB
Output
Differential feedback output pair. HSTL interface levels.
10, 14
GND
Power
Power supply ground.
12, 13
nQ, Q
Output
Differential clock output pair. HSTL interface levels.
16
VDDA
Power
Analog supply pin.
17
PLL_SEL
Input
Pullup
PLL select. Selects between the PLL and reference clock as the input to the
dividers. When LOW, selects reference clock. When HIGH, selects PLL.
LVCMOS/LVTTL interface levels.
18
VDD
Power
Core supply pin.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
2
pF
RPULLUP
Input Pullup Resistor
50
k
RPULLDOWN Input Pulldown Resistor
50
k
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PDF描述 |
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