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參數資料
| 型號： | ICS8735AMI-21LF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 8735 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封裝： | 7.50 MM X 12.80 MM, 2.30 MM HEIGHT, ROHS COMPLIANT, MS-013, MO-119, SOIC-20 |
| 文件頁數： | 15/15頁 |
| 文件大?。?/td> | 131K |
| 代理商： | ICS8735AMI-21LF |
8735AMI-21
www.icst.com/products/hiperclocks.html
REV. C APRIL 13, 2007
9
Integrated
Circuit
Systems, Inc.
ICS8735I-21
700MHZ, DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY CLOCK GENERATOR
TERMINATION FOR LVPECL OUTPUTS
V
CC - 2V
50
Ω
50
Ω
RTT
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
RTT =
Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
125
Ω
125
Ω
84
Ω
84
Ω
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
The clock layout topology shown below is a typical termi-
nation for LVPECL outputs. The two different layouts men-
tioned are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, ter-
minating resistors (DC current path to ground) or current
sources must be used for functionality. These outputs are
designed to drive 50
Ω transmission lines. Matched imped-
ance techniques should be used to maximize operating
frequency and minimize signal distortion. Figures 4A and
4B show two different layouts which are recommended only
as guidelines. Other suitable clock layouts may exist and it
would be recommended that the board designers simulate
to guarantee compatibility across all printed circuit and clock
component process variations.
FIGURE 4B. LVPECL OUTPUT TERMINATION
FIGURE 4A. LVPECL OUTPUT TERMINATION
FIGURE 5. ICS8735I-21 LVPECL BUFFER SCHEMATIC EXAMPLE
SCHEMATIC EXAMPLE
Figure 5 shows a schematic example of the ICS8735I-21. In
this example, the input is driven by an HCSL driver. The zero
delay buffer is configured to operate at 155.52MHz input and
77.75MHz output. The logic control pins are configured as
follows: SEL [3:0] = 0101; PLL_SEL = 1
The decoupling capacitors should be physically located near
the power pin.
Zo = 50 Ohm
SP = Space (i.e. not intstalled)
VCC
SEL3
SEL[3:0] = 0101,
Divide by 2
VCC
RU3
1K
VCCA
R3
50
RU7
SP
Zo = 50 Ohm
RU5
SP
SEL2
RD5
1K
HCSL
(U1-17)
VCC
RU6
1K
R5
50
VCC
LVPECL_input
+
-
RD7
1K
R8
50
(155.5 MHz)
C1
0.1uF
C11
0.01u
RD3
SP
R6
50
C3
0.1uF
(U1-4)
(77.75 MHz)
VCC
Bypass capacitors located
near the power pins
Zo = 50 Ohm
VCC=3.3V
SEL3
U1
ICS8735-21
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
19
18
17
CLK
nCLK
MR
VCCI
nFB_IN
FB_IN
SEL2
VEE
QFB
nQFB
nQ
Q
VCCO
SEL3
VCCA
PLL_SEL
nc
SEL1
SEL0
VCCI
R7
10
RD6
SP
VCCA
RU4
1K
(U1-13)
R1
50
Zo = 50 Ohm
C2
0.1uF
PLL_SEL
R4
50
R2
50
SEL1
3.3V
RD4
SP
VCC
R9
50
SEL0
C16
10u
SEL2
SEL0
SEL1
PLL_SEL
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