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參數(shù)資料
| 型號(hào)： | ICS87339AM-11LF |
| 元件分類(lèi)： | 時(shí)鐘及定時(shí) |
| 英文描述： | LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封裝： | 7.50 X 12.80 MM, 2.25 MM HEIGHT, MS-013, SOIC-20 |
| 文件頁(yè)數(shù)： | 1/13頁(yè) |
| 文件大?。?/td> | 150K |
| 代理商： | ICS87339AM-11LF |
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87339AG-11
www.icst.com/products/hiperclocks.html
REV. A MAY 15, 2003
1
Integrated
Circuit
Systems, Inc.
ICS87339-11
LOW SKEW,
÷2/4,÷4/5/6,
DIFFERENTIAL-TO-3.3V LVPECL / ECL CLOCK GENERATOR
PRELIMINARY
GENERAL DESCRIPTION
The ICS87339-11 is a low skew, high perfor-
mance Differential-to-3.3V LVPECL / ECL Clock
Generator/Divider and a member of the
HiPerClockS family of High Performance Clock
Solutions from ICS. The ICS87339-11 has one
differential clock input pair. The CLK, nCLK pair can accept
most standard differential input levels. The clock enable is
internally synchronized to eliminate runt pulses on the
outputs during asynchronous assertion/deassertion of the
clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS87339-11 ideal for clock distribution applications
demanding well defined performance and repeatability.
FEATURES
2 divide by 2/4 differential 3.3V LVPECL outputs;
2 divide by 4/5/6 differential 3.3V LVPECL outputs
1 differential CLK, nCLK input pair
CLK, nCLK pair can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
Input frequency: >1GHz (typical)
Translates any single ended input signal (LVCMOS, LVTTL,
GTL) to LVPECL levels with resistor bias on nCLK input
Output skew: 38ps (maximum)
Part-to-part skew: 375ps (maximum)
Bank skew: Bank A - TBD,
Bank B - TBD
Propagation delay: 2.1ns (maximum)
LVPECL mode operating voltage supply range:
V
CC = 3V to 3.6V, VEE = 0V
ECL mode operating voltage supply range:
V
CC = 0V, VEE = -3V to -3.6V
-40°C to 85°C ambient operating temperature
Compatible with MC10EP139, MC100EP139
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS87339-11
20-Lead TSSOP
6.50mm x 4.40mm x 0.92 package body
G Package
Top View
20-Lead SOIC
7.5mm x 12.8mm x 2.25mm package body
M Package
Top View
VCC
nCLK_EN
DIV_SELB0
CLK
nCLK
nc
MR
VCC
DIV_SELB1
DIV_SELA
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
QA0
nQA0
QA1
nQA1
QB0
nQB0
QB1
nQB1
VEE
HiPerClockS
,&6
QA0
nQA0
QA1
nQA1
D
Q
LE
DIV_SELA
nCLK_EN
CLK
nCLK
MR
DIV_SELB0
DIV_SELB1
QB0
nQB0
QB1
nQB1
÷2, ÷4
R
÷4, ÷5, ÷6
The Preliminary Information presented herein represents a product in prototyping or pre-production. The noted characteristics are based on initial
product characterization. Integrated Circuit Systems, Incorporated (ICS) reserves the right to change any circuitry or specifications without notice.
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PDF描述 |
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