參數(shù)資料
型號: ICS854054AGT
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 編、解碼器及復(fù)用、解復(fù)用
英文描述: 854054 SERIES, 4 LINE TO 1 LINE MULTIPLEXER, COMPLEMENTARY OUTPUT, PDSO16
封裝: 4.40 X 5 MM, 0.92 MM HEIGHT, MO-153, TSSOP-16
文件頁數(shù): 11/13頁
文件大小: 246K
代理商: ICS854054AGT
854054AG
www.icst.com/products/hiperclocks.html
REV. A MARCH 29, 2006
7
Integrated
Circuit
Systems, Inc.
ICS854054
4:1
DIFFERENTIAL-TO-LVDS CLOCK MULTIPLEXER
APPLICATION INFORMATION
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
Figure 1 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
DD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
FIGURE 1. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
VDD
R2
1K
V_REF
C1
0.1u
R1
1K
Single Ended Clock Input
PCLK
nPCLK
INPUTS:
PCLK/nPCLK INPUT:
For applications not requiring the use of a differential input, both
the PCLK and nPCLK pins can be left floating. Though not
required, but for additional protection, a 1k
Ω resister can be tied
from PCLK to ground.
SELECT PINS:
All select pins have internal pull-ups and pull-downs;
additional resistance is not required but can be added for
additional protection. A 1k
Ω resister can be used.
RECOMMENDATIONS FOR UNUSED INPUT PINS
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PDF描述
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ICS854057AGLF 854057 SERIES, LOW SKEW CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20
ICS854058AGT 8 LINE TO 1 LINE MULTIPLEXER, COMPLEMENTARY OUTPUT, PDSO24
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參數(shù)描述
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