參數(shù)資料
型號(hào)： ICS85320I
英文描述： Replaced by SN74LS174 : 6-bit D-type positive-edge-triggered flip-flops with clear 16-PDIP 0 to 70
中文描述： 的LVCMOS / LVTTL至差分為2.5V / 3.3V的LVPECL的譯者
文件頁(yè)數(shù)： 7/14頁(yè)
文件大小： 198K
代理商： ICS85320I
85320AMI
www.icst.com/products/hiperclocks.html
REV. A AUGUST 25, 2004
7
Integrated
Circuit
Systems, Inc.
ICS85320I
LVCMOS / LVTTL-
TO
-D
IFFERENTIAL
2.5V / 3.3V LVPECL T
RANSLATOR
A
PPLICATION
I
NFORMATION
V
CC
- 2V
50
50
RTT
Z
o
= 50
Z
o
= 50
FOUT
FIN
RTT =
Z
o
1
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
3.3V
125
125
84
84
Z
o
= 50
Z
o
= 50
FOUT
FIN
The clock layout topology shown below is a typical termina-
tion for LVPECL outputs. The two different layouts mentioned
are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that gen-
erate ECL/LVPECL compatible outputs. Therefore, terminating
resistors (DC current path to ground) or current sources must
be used for functionality. These outputs are designed to drive
50
transmission lines. Matched impedance techniques should
be used to maximize operating frequency and minimize signal
distortion. Figures 1A and 1Bshow two different layouts which
are recommended only as guidelines. Other suitable clock lay-
outs may exist and it would be recommended that the board
designers simulate to guarantee compatibility across all printed
circuit and clock component process variations.
T
ERMINATION
FOR
3.3V
LVPECL O
UTPUTS
F
IGURE
1B. LVPECL O
UTPUT
T
ERMINATION
F
IGURE
1A. LVPECL O
UTPUT
T
ERMINATION
相關(guān)PDF資料
PDF描述
ICS85322AM DUAL LVCMOS/LVTTL-TO-DIFFERENTIAL 2.5V/3.3V LVPECL TRANSLATOR
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ICS8532AY-01 LOW SKEW, 1-TO-17 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
ICS8532AY-01T LOW SKEW, 1-TO-17 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
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參數(shù)描述
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