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參數(shù)資料
| 型號： | ICS8525BGLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVHSTL |
| 頻率 - 最大： | 266MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 8525BGLF |
8525BG
www.icst.com/products/hiperclocks.html
REV. C AUGUST 1, 2007
1
ICS8525
LOW SKEW, 1-TO-4
LVCMOS-TO-LVHSTL FANOUT BUFFER
GENERAL DESCRIPTION
The ICS8525 is a low skew, high performance
1-to-4 LVCMOS-to-LVHSTL fanout buffer and a
member of the HiPerClockS family of High
Performance Clock Solutions from ICS. The
ICS8525 has two selectable clock inputs that
accept LVCMOS or LVTTL input levels and translate them
to LVHSTL levels. The clock enable is internally synchro-
nized to eliminate runt pulses on the outputs during asyn-
chronous assertion/deassertion of the clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS8525 ideal for those applications demanding
well defined performance and repeatability.
FEATURES
Four differential LVHSTL compatible outputs
Selectable LVCMOS / LVTTL clock inputs for redundant
and multiple frequency fanout applications
Maximum output frequency: 266MHz
Translates LVCMOS and LVTTL levels to LVHSTL levels
Output skew: 35ps (maximum)
Part-to-part skew: 150ps (maximum)
Propagation delay: 1.9ns (maximum)
3.3V core, 1.8V operating supply
0°C to 70°C ambient operating temperature
Industrial temperature information available upon request
Available in both standard and lead-free RoHS compliant
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
HiPerClockS
ICS
ICS8525
20-Lead TSSOP
6.5mm x 4.4mm x 0.92mm Package Body
G Package
Top View
GND
CLK_EN
CLK_SEL
CLK0
nc
CLK1
nc
VDD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
VDDO
Q1
nQ1
Q2
nQ2
VDDO
Q3
nQ3
CLK0
CLK1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
0
1
CLK_EN
CLK_SEL
D
Q
LE
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PDF描述 |
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