參數(shù)資料
型號(hào)： ICS84427BMT
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘產(chǎn)生/分配
英文描述： 625 MHz, OTHER CLOCK GENERATOR, PDSO24
封裝： 7.50 X 15.33 MM, 2.30 MM HEIGHT, MS-013, MO-119, SOIC-24
文件頁數(shù)： 11/12頁
文件大?。?/td> 154K
代理商： ICS84427BMT
84427BM
www.icst.com/products/hiperclocks.html
REV. C SEPTEMBER 19, 2003
8
Integrated
Circuit
Systems, Inc.
ICS84427
CRYSTAL-TO-LVDS
INTEGRATED FREQUENCY SYNTHESIZER/FANOUT BUFFER
PRELIMINARY
LVDS DRIVER TERMINATION
A general LVDS interface is shown in
Figure 3. In a 100
differ-
ential transmission line environment, LVDS drivers require a
matched load termination of 100
across near the receiver in-
100 Ohm Differiential Transmission Line
R1
100
3.3V
+
-
LVDS_Driv er
3.3V
FIGURE 3. TYPICAL LVDS DRIVER TERMINATION
put. For a multiple LVDS outputs buffer, if only partial outputs
are used, it is recommended to terminate the un-used outputs.
FIGURE 4A. ICS84427 SCHEMATIC EXAMPLE
SCHEMATIC EXAMPLE
Figure 4A shows a schematic example of using an ICS84427. In
this example, the input is a 25MHz parallel resonant crystal with
load capacitor CL=18pF. The frequency fine tuning capacitors
C1 and C2 is 22pF and 18pF respectively. This example also
shows logic control input handling. The configuration is set at
F_SEL[2:0]=101, therefore, the output frequency is 156.25MHz.
It is recommended to have one decouple capacitor per power
pin. Each decoupling capacitor should be located as close as
possible to the power pin. The low pass filter R7, C11 and C16 for
clean analog supply should also be located as close to the VDDA
pin as possible. For LVDS driver, the unused output pairs should
be terminated with a 100
resistor across.
(U1,24)
VDD
RD2
1K
(U1,13)
C3
0.1u
F_SEL2
RD3
SP
e.g. F_SEL[2:0]=101
SP = Spare, Not Installed
X1
25MHz,18pF
VDD
C2
18p
C6
0.1u
U1
ICS84427
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
Q5
nQ5
VDD
VEE
PLL_SEL
VDD
VDDA
F_SEL2
XTAL2
XTAL1
MR
F_SEL1
F_SEL0
VDD
C16
10u
RU1
1K
F_SEL0
F_SEL1
VDDA
C1
22p
VDD
R1
100
RU3
1K
F_SEL0
F_SEL2
LVDS_input
+
-
RD1
SP
R5
1K
VDD
F_SEL1
R7
24
Zo = 50
RU2
SP
(U1,16)
R4
1K
VDD
Zo = 50
C5
0.1u
C11
0.1u
VDD=3.3V
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ICS8442AYILF 功能描述:IC SYNTHESIZE DUAL 700MHZ 32LQFP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:HiPerClockS™ 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 頻率合成器 PLL:是 輸入:晶體 輸出:時(shí)鐘 電路數(shù):1 比率 - 輸入:輸出:1:1 差分 - 輸入:輸出:無/無 頻率 - 最大:1GHz 除法器/乘法器:是/無 電源電壓:4.5 V ~ 5.5 V 工作溫度:-20°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-LSSOP（0.175"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-SSOP 包裝:帶卷 (TR) 其它名稱:NJW1504V-TE1-NDNJW1504V-TE1TR
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