IDT / ICS 680MHZ, 3.3V LVPECL FREQUENCY S" />
參數(shù)資料
型號(hào): ICS843202AYILFT
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 15/15頁(yè)
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描述: IC SYNTHESIZER 680MHZ 32-LQFP
標(biāo)準(zhǔn)包裝: 1,000
系列: HiPerClockS™, FemtoClock™
類型: 頻率合成器
PLL: 帶旁路
輸入: 時(shí)鐘,晶體
輸出: LVPECL
電路數(shù): 1
比率 - 輸入:輸出: 3:2
差分 - 輸入:輸出: 是/是
頻率 - 最大: 170MHz
除法器/乘法器: 是/無(wú)
電源電壓: 2.97 V ~ 3.63 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 32-LQFP
供應(yīng)商設(shè)備封裝: 32-TQFP(7x7)
包裝: 帶卷 (TR)
其它名稱: 843202AYILFT
IDT / ICS 680MHZ, 3.3V LVPECL FREQUENCY SYNTHESIZER
9
ICS843202AYI REV. A MAY 16, 2007
ICS843202I
FEMTOCLOCKS 680MHZ, CRYSTAL-TO-3.3V DIFFERENTIAL LVPECL FREQUENCY SYNTHESIZER
V
CC - 2V
50
Ω
50
Ω
RTT
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
RTT =
Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
125
Ω
125
Ω
84
Ω
84
Ω
Z
o = 50Ω
Z
o = 50Ω
FOUT
FIN
The clock layout topology shown below is a typical termination
for LVPECL outputs. The two different layouts mentioned are
recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that gen-
erate ECL/LVPECL compatible outputs. Therefore, terminating
resistors (DC current path to ground) or current sources must be
used for functionality. These outputs are designed to drive 50
Ω
FIGURE 4B. LVPECL OUTPUT TERMINATION
FIGURE 4A. LVPECL OUTPUT TERMINATION
transmission lines. Matched impedance techniques should be
used to maximize operating frequency and minimize signal dis-
tortion. Figures 4A and 4B show two different layouts which are
recommended only as guidelines. Other suitable clock layouts
may exist and it would be recommended that the board design-
ers simulate to guarantee compatibility across all printed circuit
and clock component process variations.
TERMINATION FOR LVPECL OUTPUTS
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PDF描述
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