參數(shù)資料
型號(hào)： ICS843002AKI-40LFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 8/24頁(yè)
文件大?。?/td> 0K
描述： IC SYNTHESIZER LVPECL 32-VFQFPN
標(biāo)準(zhǔn)包裝： 2,500
系列： HiPerClockS™, FemtoClock™
類型： 時(shí)鐘發(fā)生器，時(shí)鐘同步器，頻率變換器，抖動(dòng)衰減器，多路復(fù)用器
PLL： 帶旁路
輸入： HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 3:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 175MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 32-VFQFPN 裸露焊盤(pán)（4x4）
包裝： 帶卷 (TR)
其它名稱： 843002AKI-40LFT
ICS843002I-40
175MHZ, FEMTOCLOCKS VCXO BASED SONET/SDH JITTER ATTENUATOR
IDT / ICS VCXO BASED SONET/SDH JITTER ATTENUATOR
16
ICS843002AKI-40 REV. B APRIL 27, 2009
Schematic Example
Figure 7 shows a schematic example of the ICS843002I-40
application schematic. In this example, the device is operated at
VCC = 3.3V. The decoupling capacitors should be located as close
as possible to the power pin. The input is driven by a 3.3V LVPECL
driver. The 2-pole filter example is used in this schematic. Please
refer to the ICS843002I-40 datasheet for additional loop filter
recommendations.
Figure 7. ICS843002I-40 Schematic Example
Loss of Reference Indicator (LOR0 and LOR1) Output Pins
The LOR0 and LOR1 pins are controlled by the internal clock
activity monitor circuits. The clock activity monitor circuits are
clocked by the VCXO PLL phase detector feedback clock. The
LOR output is asserted high if there are three consecutive
feedback clock edges without any reference clock edges (in both
cases, either a negative or positive transition is counted as an
“edge”). The LOR output will otherwise be low. In a phase detector
observation interval, the activity monitor does not flag excessive
reference transitions as an error. The monitor only distinguishes
between transitions occurring and no transitions occurring.
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