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參數(shù)資料
| 型號： | ICS813001AGILF |
| 英文描述： | DUAL VCXO W/3.3V, 2.5V LVPECL FEMTOCLOCK-TM PLL |
| 中文描述： | 雙壓控W/3.3V，2.5伏的LVPECL FEMTOCLOCK，商標鎖相環(huán) |
| 文件頁數(shù)： | 8/18頁 |
| 文件大?。?/td> | 237K |
| 代理商： | ICS813001AGILF |
813001AGI
www.icst.com/products/hiperclocks.html
REV. A SEPTEMBER 2, 2005
8
Integrated
Circuit
Systems, Inc.
ICS813001I
D
UAL
VCXO
W
/3.3V, 2.5V LVPECL
F
EMTO
C
LOCK
PLL
A
PPLICATION
I
NFORMATION
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS813001I provides
separate power supplies to isolate any high switching
noise from the outputs to the internal PLL. V
, V
, and V
should be individually connected to the power supply
plane through vias, and bypass capacitors should be
used for each pin. To achieve optimum jitter performance,
power supply isolation is required.
Figure 1
illustrates how
a 10
Ω
resistor along with a 10μF and a .01
μ
F bypass
capacitor should be connected to each V
CCA
.
P
OWER
S
UPPLY
F
ILTERING
T
ECHNIQUES
F
IGURE
1. P
OWER
S
UPPLY
F
ILTERING
10
Ω
V
CCA
10
μ
F
.01
μ
F
3.3V or 2.5V
.01
μ
F
V
CC
Figure 2
shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
F
IGURE
2. S
INGLE
E
NDED
S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
of R1 and R2 might need to be adjusted to position the V_REF
in the center of the input voltage swing. For example, if the
input clock swing is only 2.5V and V
CC
= 3.3V, V_REF should be
1.25V and R2/R1 = 0.609.
W
IRING
THE
D
IFFERENTIAL
I
NPUT
TO
A
CCEPT
S
INGLE
E
NDED
L
EVELS
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VCC
相關(guān)PDF資料 |
PDF描述 |
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