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參數(shù)資料
| 型號： | ICS650R-21T |
| 元件分類： | XO, clock |
| 英文描述： | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO20 |
| 封裝： | 0.150 INCH, SSOP-20 |
| 文件頁數(shù)： | 3/7頁 |
| 文件大?。?/td> | 147K |
| 代理商： | ICS650R-21T |
System Peripheral Clock Source
MDS 650-21 G
3
Revision 021506
Integrated Circuit Systems, Inc.
● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com
ICS650-21
External Components
The ICS650-21 requires a minimum number of external
components for proper operation.
Decoupling Capacitor
Decoupling capacitors of 0.01F must be connected
between each VDD and GND (pins 4 and 6, pins 16
and 14), as close to the device as possible. For
optimum device performance, the decoupling capacitor
should be mounted on the component side of the PCB.
Avoid the use of vias in the decoupling circuit.
Series Termination Resistor
When the PCB trace between the clock outputs and the
loads are over 1 inch, series termination should be
used. To series terminate a 50
trace (a commonly
used trace impedance) place a 33
resistor in series
with the clock line, as close to the clock output pin as
possible. The nominal impedance of the clock output is
20
.
Crystal Information
The crystal used should be a fundamental mode (do
not use third overtone), parallel resonant. Crystal
capacitors should be connected from pins X1 to ground
and X2 to ground to optimize the initial accuracy. The
value of these capacitors is given by the following
equation:
Crystal caps (pF) = (CL - 6) x 2
In the equation, CL is the crystal load capacitance. So,
for a crystal with a 16pF load capacitance, two 20 pF
[(16-6) x 2] capacitors should be used.
14
GND
Power
Connect to ground.
15
ASEL
Input
ACLK select pin. Determines frequency of audio clock per table above.
16
VDD
Power
Connect to VDD. Must be same value as other VDD. Decouple with pin 14.
17
PCLK3
Output
PCLK output number 3 per table above.
18
PCLK2
Output
PCLK output number 2 per table above.
19
PSEL0
Input
Processor select pin #0. Determines frequencies on PCLKs 1-3 per table
above.
20
PSEL1
Input
Processor select pin #1. Determines frequencies on PCLKs 1-3 per table
above.
Pin
Number
Pin
Name
Pin
Type
Pin Description
相關PDF資料 |
PDF描述 |
|---|---|
| ICS661GILFTR | 73.728 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| ICS667M-01LFT | 74.17582418 MHz, OTHER CLOCK GENERATOR, PDSO8 |
| ICS671M-01T | 671 SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| ICS728 | LOW COST 27 MHZ 3.3 VOLT VCXO |
| ICS728M | LOW COST 27 MHZ 3.3 VOLT VCXO |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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