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參數(shù)資料
| 型號： | ICS527R-01 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 527 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封裝： | 0.150 INCH, 0.025 MM PITCH, MO-153, SSOP-28 |
| 文件頁數(shù)： | 5/10頁 |
| 文件大?。?/td> | 275K |
| 代理商： | ICS527R-01 |
Clock Slicer User Configurable Zero Delay Buffer
MDS 527-01 E
4
Revision 032405
Integrated Circuit Systems, Inc.
● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com
ICS527-01
FB Frequency is the same as either CLK1 or
CLK2 depending on feedback connection
Also, the following operating ranges should be
observed:
S1 and S0 should be set for the frequency of CLK1,
according to the Frequency Range Table on page
2. The device can be operated below the lower
limits stated in table 2, however, jitter and skew may
be higher. Therefore, if your expected output
frequency covers more than one frequency range,
use the setting for the highest frequency expected.
The dividers are expressed as integers. For example, if
a 50 MHz output on CLK1 is desired from a 40 MHz
input, the reference divider word (RDW) should be 2
and the feedback divider word (FDW) should be 3
which gives the required 5/4 multiplication. Then R6:R0
is 0000010, F6:F0 is 0000011 and S1:S0 is 00. Also,
this example assumes CLK1 is connected to
FBIN.S1:S0 is set by referring to the Frequency Range
Table. The setting for 50 MHz is 00.
For assistance with configuring the device, please send
a description of your requirements using the “Technical
Support” link at www.icst.com.
Typical Example
The following connection diagram shows the implementation of the example from the previous section.
This will generate a 50 MHz clock synchronously with a 40 MHz input. A SYNC pulse is desired and the 1x
output drive is selected.T
Note: The series termination resistor is located before the feedback trace.
300kHz
Input Frequency
RDW
2
+
-------------------------------------------
<
F6
ICLK
F5
F4
GND
F3
OECLK2
2XDRIVE
F0
F1
F2
CLK1
CLK2
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBIN
PDTS
50 MHz
SYNC
33
0.01 F
40 MHz
0.01 F
VDD
ICS527-01
Clock Slicer User Configurable Zero Delay Buffer
TSD
IDT / ICS Clock Slicer User Configurable Zero Delay Buffer
ICS527-01
4
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