參數(shù)資料
型號： ICS525R-03ILFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 8/10頁
文件大小： 0K
描述： IC CLOCK USER CONFIG 28-SSOP
產(chǎn)品培訓(xùn)模塊： Clock Distibution and Generation 1.0
標(biāo)準(zhǔn)包裝： 1
系列： OSCaR™
類型： 時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： PECL
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/無
頻率 - 最大： 250MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-SSOP（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 28-QSOP
包裝： 標(biāo)準(zhǔn)包裝
其它名稱： 800-1802-6
ICS525-01/02/11/12
USER CONFIGURABLE CLOCK
CLOCK MULTIPLIER
IDT USER CONFIGURABLE CLOCK
7
ICS525-01/02/11/12 REV T 053012
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V
Short Circuit Current
CLK and REF outputs
±55
mA
Input Capacitance
CIN
V, R, S pins and pin 19
4
pF
On-chip Pull-up Resistor
RPU
V, R, S pins and pin 19
270
k
Ω
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Crystal input
5
27
MHz
Clock input
2
50
MHz
Output Clock Rise Time
0.8 to 2.0 V
1
ns
Output Clock Fall Time
2.0 to 0.8 V
1
ns
Output Clock Duty Cycle, OD =
2, 4, 6, 8, or 10
At VDD/2
45
49 to
51
55
%
Output Clock Duty Cycle, OD =
3, 5, 7, or 9
At VDD/2
40
60
%
Output Clock Duty Cycle, OD =
1 (-02 and -12 only)
At VDD/2
35
65
Power-down Time, PD low to
clocks stopped
50
ns
Power-up Time, PD high to
clocks stable
10
ms
Absolute Clock Period Jitter,
ICS525-01, Note 2
tja
Deviation from mean
±140
ps
One Sigma Clock Period Jitter,
ICS525-01, Note 2
tjs
One Sigma
45
ps
Absolute Clock Period Jitter,
ICS525-02, Note 2
tja
Deviation from mean
±85
ps
One Sigma Clock Period Jitter,
ICS525-02, Note 2
tjs
One Sigma
30
ps
Absolute Clock Period Jitter,
ICS525-11, Note 2
tja
Deviation from mean
±160
ps
One Sigma Clock Period Jitter,
ICS525-11, Note 2
tjs
One Sigma
40
ps
Absolute Clock Period Jitter,
ICS525-12, Note 2
tja
Deviation from mean
±160
ps
One Sigma Clock Period Jitter,
ICS525-12, Note 2
tjs
One Sigma
40
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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