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參數(shù)資料
| 型號： | ICS1572M-301 |
| 英文描述： | GT 4C 4#12 SKT RECP WALL RM |
| 中文描述： | 用戶可編程的差分輸出圖形時鐘發(fā)生器 |
| 文件頁數(shù)： | 10/19頁 |
| 文件大?。?/td> | 276K |
| 代理商： | ICS1572M-301 |
BIT(S)
BIT REF.
DESCRIPTION
13-14
S[0]..S[1]
PLL post-scaler/test mode select bits.
S[1] S[0]
0
DESCRIPTION
0
Post-scaler=1. F(CLK)=F(PLL). The output of the N1 divider drives
the LOAD output which, in turn, drives the N2 divider.
Post-scaler=2. F(CLK)=F(PLL)/2. The output of the N1 divider
drives the LOAD output which, in turn, drives the N2 divider.
Post-scaler=4. F(CLK)=F(PLL)/4. The output of the N1 divider
drives the LOAD output which, in turn, drives the N2 divider.
AUXEN CLOCK MODE. The AUXCLK bit drives the differential
outputs CLK+ and CLK- and the AUXN1 bit drives the LOAD
output which, in turn, drives the N2 divider.
0
1
1
0
1
1
15
AUX_CLK
When in the AUXEN clock mode, this bit controls the differential outputs.
16
AUX_N1
When in the AUXEN clock mode, this bit controls the N1 output (and
consequently the N2 output according to its programming).
Sets the modulus of the N2 divider. The input of the N2 divider is the
output of the N1 divider in all clock modes except AUXEN.
Sets the gain of VCO.
17-24
28
25-27
N2[0]..N2[7]
N2[8]
V[0]..V[2]
V[2]
V[1]
V[0]
VCO GAIN
(MHz/VOLT)
30
45
60
80
1
1
1
1
0
0
1
1
0
1
0
1
29-30
P[0]..P[1]
Sets the gain of the phase detector according to this table.
P[1]
0
0
1
1
P[0]
0
1
0
1
GAIN (uA/radian)
0.05
0.15
0.5
1.5
31
RESERVED
Set to zero.
32
P[2]
Phase detector tuning bit. Should normally be set to one.
ICS1572
10
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PDF描述 |
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