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參數(shù)資料
| 型號： | HY5DU283222AF-5 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | DRAM |
| 英文描述： | 128M(4Mx32) GDDR SDRAM |
| 中文描述： | 4M X 32 DDR DRAM, 0.6 ns, PBGA144 |
| 封裝： | 12 X 12 MM, 0.80 MM PITCH, FBGA-144 |
| 文件頁數(shù)： | 29/32頁 |
| 文件大?。?/td> | 355K |
| 代理商： | HY5DU283222AF-5 |
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5.
Min (tCL, tCH) refers to the smaller of the actual clock low time and the actual clock high time as provided to the device (i.e. this
value can be greater than the minimum specification limits for tCL and tCH).
6. tHP = minimum half clock period for any given cycle and is defined by clock high or clock low (tCH, tCL).
tQHS consists of tDQSQmax, the pulse width distortion of on-chip clock circuits, data pin to pin skew and
output pattern effects, and p-channel to n-channel variation of the output drivers.
7. DQS, DM and DQ input slew rate is specified to prevent double clocking of data and preserve setup and hold times.
Signal transitions through the DC region must be monotonic.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HY5DU283222F-26 | 128M(4Mx32) GDDR SDRAM |
| HY5DU283222F-28 | 128M(4Mx32) GDDR SDRAM |
| HY5DU283222F-33 | 128M(4Mx32) GDDR SDRAM |
| HY5DU283222F-36 | 128M(4Mx32) GDDR SDRAM |
| HY5DU283222F-4 | 128M(4Mx32) GDDR SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HY5DU283222AQ | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM |
| HY5DU283222AQ-33 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM |
| HY5DU283222AQ-36 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM |
| HY5DU283222AQ-4 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM |
| HY5DU283222AQ-5 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM |
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