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參數(shù)資料
| 型號： | HD66325A |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 64-level Grayscale Driver for the TFT Liquid Crystal Display for XGA Systems(高品質(zhì)TFT LCD的64級灰度驅(qū)動器) |
| 中文描述： | 64級灰度驅(qū)動的TFT液晶顯示技術(shù)的XGA系統(tǒng)（高品質(zhì)TFT液晶顯示器的64級灰度驅(qū)動器） |
| 文件頁數(shù)： | 4/28頁 |
| 文件大?。?/td> | 142K |
| 代理商： | HD66325A |
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HD66325A
4
Internal Block Diagram
CL2
EIO1
EIO2
POL1
POL2
CL1
SHL
M
D55 to D50, D45 to D40,
D35 to D30, D25 to D20,
D15 to D10, D05 to D00
V
LCD
V
CC
GND
V0 to V4
V5 to V9
FRM
LC
Clock control
Latch address selector
384 latch circuits (1)
384 latch circuits (2)
384 decoders
384 output amplifier circuits
Y1Y2Y3Y4
Y384
6 planes
6 planes
G
g
64 positive-polarity
grayscales
Data
inversion
circuit
64 negative-polarity
grayscales
Figure 2 Block Diagram
1. Clock control unit
Generates the chip-enable signals (EIO1, EIO2) and controls internal timing signals.
2. Data inversion circuit
Uses the POL1 and POL2 signals to perform polarity inversion (at high levels) or non-inversion (at
low levels) processing of input display data.
3. Latch address selector
Generates latch signals for sequentially latching the input display data.
4. Latch circuits (1)
384
×
6-bit latch circuits that sequentially latch 6-output
×
6-bit input display data.
5. Latch circuits (2)
Performs latching, in synchronization with CL1, of the 384
×
6-bit data latched by latch circuits (1).
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PDF描述 |
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