參數資料
型號： HD6477042AVCF16
廠商： Renesas Technology Corp.
英文描述： Renesas 32-Bit Single-Chip RISC Microprocessor SuperH RISC engine Family/SH7040 Series(CPU Core SH-2)
中文描述： 瑞薩32位單芯片RISC微處理器的SuperH RISC引擎Family/SH7040系列（CPU核心的SH - 2）
文件頁數： 26/923頁
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代理商： HD6477042AVCF16
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iv
Section 8
8.1
Data Transfer Controller (DTC)
................................................................. 133
Overview............................................................................................................................ 133
8.1.1
Features................................................................................................................. 133
8.1.2
Block Diagram...................................................................................................... 134
8.1.3
Register Configuration ......................................................................................... 135
Register Description .......................................................................................................... 135
8.2.1
DTC Mode Register (DTMR) .............................................................................. 135
8.2.2
DTC Source Address Register (DTSAR)............................................................. 138
8.2.3
DTC Destination Address Register (DTDAR)..................................................... 138
8.2.4
DTC Initial Address Register (DTIAR)............................................................... 139
8.2.5
DTC Transfer Count Register A (DTCRA) ......................................................... 139
8.2.6
DTC Transfer Count Register B (DTCRB).......................................................... 140
8.2.7
DTC Enable Registers (DTER)............................................................................ 140
8.2.8
DTC Control/Status Register (DTCSR)............................................................... 141
8.2.9
DTC Information Base Register (DTBR)............................................................. 143
Operation ........................................................................................................................... 143
8.3.1
Overview of Operation......................................................................................... 143
8.3.2
Activating Sources................................................................................................ 145
8.3.3
DTC Vector Table ................................................................................................ 145
8.3.4
Register Information Placement........................................................................... 148
8.3.5
Normal Mode........................................................................................................ 149
8.3.6
Repeat Mode......................................................................................................... 149
8.3.7
Block Transfer Mode............................................................................................ 150
8.3.8
Operation Timing ................................................................................................. 151
8.3.9
DTC Execution State Counts................................................................................ 151
8.3.10 DTC Usage Procedure.......................................................................................... 153
8.3.11 DTC Use Example................................................................................................ 153
Cautions on Use................................................................................................................. 154
8.2
8.3
8.4
Section 9
9.1
Cache Memory (CAC)
.................................................................................. 155
Overview............................................................................................................................ 155
9.1.1
Features................................................................................................................. 155
9.1.2
Block Diagram...................................................................................................... 156
9.1.3
Register Configuration ......................................................................................... 156
Register Explanation.......................................................................................................... 157
9.2.1
Cache Control Register (CCR)............................................................................. 157
Address Array and Data Array .......................................................................................... 158
9.3.1
Cache Address Array Read/Write Space.............................................................. 159
9.3.2
Cache Data Array Read/Write Space................................................................... 159
Cautions on Use................................................................................................................. 160
9.4.1
Cache Initialization............................................................................................... 160
9.4.2
Forced Access to Address Array and Data Array................................................. 160
9.4.3
Cache Miss Penalty and Cache Fill Timing......................................................... 160
9.2
9.3
9.4
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PDF描述
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