參數資料
型號： HD6477021VX
廠商： Hitachi,Ltd.
英文描述： SuperH⑩ RISC engine
中文描述： ⑩的SuperH RISC引擎
文件頁數： 465/507頁
文件大?。?/td> 1311K
代理商： HD6477021VX
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HITACHI 457
Table 19.6
Bus Timing (1) (cont)
Conditions: V
CC
= 5.0 V ±10%, V
SS
= 0 V,
φ
= 20 MHz, Ta = –20 to +75°C*
*: Normal products. Ta = –40 to +85°C for wide-temperature range products.
Item
AH
delay time 1
AH
delay time 2
Symbol
Min
Max
Unit
Figures
t
AHD1
t
AHD2
t
MAD
—
20
ns
19.19
—
20
ns
Multiplexed address delay
time
—
30
ns
Multiplexed address hold time
t
MAH
t
DACD1
0
—
ns
DACK0, DACK1 delay time 1
—
23
ns
19.8, 19.9, 19.11–
19.14, 19.19, 19.20
DACK0, DACK1 delay time 2
t
DACD2
t
DACD3
—
23
ns
DACK0, DACK1 delay time 3
—
20
ns
19.9, 19.13, 19.14,
19.19
DACK0, DACK1 delay time 4
t
DACD4
t
DACD5
t
RDD
—
20
ns
19.11, 19.12
DACK0, DACK1 delay time 5
—
20
ns
Read delay time
35% duty
*2
—
t
cyc
×
0.35 + 12
t
cyc
×
0.5 + 15
ns
19.8, 19.9, 19.11-
19.15, 19.19, 19.24-
19.28
50% duty
—
ns
Data setup time for
CAS
CAS
setup time for
RAS
t
DS
t
CSR
t
RAH
t
WCH
t
WCS
0
*5
—
ns
19.11, 19.13
10
—
ns
19.16, 19.17, 19.18
Row address hold time
10
—
ns
19.11, 19.13
Write command hold time
15
—
ns
Write command
setup time
35% duty
*2
0
—
ns
19.11
50% duty
0
—
ns
Access time from
CAS
precharge
*6
Notes: 1. HBS and LBS signals are 25 ns.
2. When frequency is 10 MHz or more.
3. n is the number of wait cycles.
4. Access time from addresses A0 to A21 is tcyc-25.
5. –5 ns for parity output of DRAM long-pitch access.
6. It is not necessary to meet the t
RDS
specification as long as the access time
specification is met.
t
ACP
t
cyc
20
—
ns
19.12
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