參數(shù)資料
型號： HD6473337YF16
廠商： Renesas Technology Corp.
英文描述： Hitachi Single Chip Microcomputer
中文描述： 日立單片機(jī)
文件頁數(shù)： 356/746頁
文件大?。?/td> 2666K
代理商： HD6473337YF16
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327
14.3.3
A
20
Gate
The A
20
gate signal can mask address A
20
to emulate an addressing mode used by personal
computers with an 8086*-family CPU. In slave mode, a regular-speed A
20
gate signal can be
output under software control, or a fast A
20
gate signal can be output under hardware control. Fast
A
20
gate output is enabled by setting the FGA20E bit (bit 0) to 1 in HICR (H'FFF0).
Note: * Intel microprocessor.
Regular A
20
Gate Operation:
Output of the A
20
gate signal can be controlled by an H'D1
command followed by data. When the slave processor receives data, it normally uses an interrupt
routine activated by the IBF1 interrupt to read IDR1. If the data follows an H'D1 command,
software copies bit 1 of the data and outputs it at the gate A
20
pin (P8
1
/GA
20
).
Fast A
20
Gate Operation:
When the FGA20E bit is set to 1, P8
1
/GA
20
is used for output of a fast
A
20
gate signal. Bit P8
1
DDR must be set to 1 to assign this pin for output. The initial output from
this pin will be a logic 1, which is the initial DR value. Afterward, the host processor can
manipulate the output from this pin by sending commands and data. This function is available
only when register IDR1 is accessed using
CS
1
. Slave logic decodes the commands input from the
host processor. When an H'D1 host command is detected, bit 1 of the data following the host
command is output from the GA
20
output pin. This operation does not depend on software or
interrupts, and is faster than the regular processing using interrupts. Table 14.6 lists the conditions
that set and clear GA
20
(P8
1
). Figure 14.2 describes the GA
20
output in flowchart form. Table 14.7
indicates the GA
20
output signal values.
Table 14.6
GA
20
(P8
1
) Set/Clear Timing
Pin Name
Setting Condition
Clearing Condition
GA20 (P8
1
)
Rising edge of the host’s write signal
(
IOW
) when bit 1 of the written data
is 1 and the data follows an H'D1
host command
Rising edge of the host’s write signal
(
IOW
) when bit 1 of the written data is 0
and the data follows an H'D1 host
command
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PDF描述
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