參數(shù)資料
型號： HD64570CP8I
廠商： Hitachi,Ltd.
英文描述： Serial Communications Adaptor
中文描述： 串行通訊適配器
文件頁數(shù)： 87/469頁
文件大?。?/td> 2044K
代理商： HD64570CP8I
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Rev. 0, 07/98, page 71 of 453
MPU
Odd-address
memory bank
E
E
Even-address
memory bank
D to D
D to D
BHE
D to D
D to D
A
0
MPU
Even-address
memory bank
E
E
Odd-address
memory bank
D to D
D to D
HDS
D to D
D to D
LDS
Figure 3.8 Data Bus Mapping onto Memory Banks in CPU Modes 0, 2, and 3
3.4.2
Slave Mode Bus Cycle
n slave mode, data moves from the SCA to MPU in a read cycle, and from MPU to the SCA in a
write cycle. The address and bus interface signals are input signals, except for WAIT, which is an
output signal.
CPU Mode 0:
The SCA latches
BHE
and the address on lines A0 to A7 when
CS
is driven active
low.
CS
must remain low throughout the bus cycle. After the bus cycle ends,
CS
may be either
high or low.
CS
may also be low before the beginning of the bus cycle. Figure 3.9 shows the slave
mode bus timing sequence in CPU mode 0.
Read cycle
f
RD
is low (active) at the falling clock edge between the T
1
and T
2
states, the SCA outputs
the contents of the register specified by the address on the data bus on the rising clock edge in
the T
3
state.
RD
must remain low until the beginning of the T
4
state. When
RD
goes high
(inactive), the cycle ends: the SCA then drives the WAIT output active high and lets the data
bus float. The read cycle can be extended by delaying the high transition of
RD
.
Write cycle
f
WR
is low (active) at the falling clock edge between the T
1
and T
2
states, the SCA latches
the data on the data bus on the rising clock edge in the T
3
state, and stores the data in the
register specified by the address.
WR
must remain low until the rising clock edge in the T
4
state. When
WR
goes high (inactive), the cycle ends: the SCA then drives the WAIT output
active high.
When successive slave mode bus cycles or interrupt acknowledge cycles occur in CPU mode
0, at least one T
i
state (idle state) must be inserted between cycles. No T
i
state is necessary
when the next cycle is not a slave mode bus cycle or an interrupt acknowledge cycle.
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