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參數(shù)資料
| 型號(hào)： | HD40A46612 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Low-Voltage AS Microcomputers with On-Chip DTMF Generation Circuit(帶雙音多頻電路的低電壓微計(jì)算機(jī)) |
| 中文描述： | 低電壓如同在微機(jī)芯片的DTMF產(chǎn)生電路（帶雙音多頻電路的低電壓微計(jì)算機(jī)） |
| 文件頁數(shù)： | 122/142頁 |
| 文件大小： | 894K |
| 代理商： | HD40A46612 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁當(dāng)前第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁
HD404669 Series
122
Table 32 ROM Address Instructions
Operation
Mnemonic
Operation Code
Function
Status
Words/
Cycles
Branch on status 1
BR b
1
1
b
7
b
6
b
5
b
4
b
3
b
2
b
1
b
0
1
1/1
Long branch on status 1
BRL u
0
d
9
d
8
d
7
d
6
d
5
d
4
d
3
d
2
d
1
d
0
1
0
1
1
1 p
3
p
2
p
1
p
0
1
2/2
Long jump
unconditionally
JMPL u
0
d
9
d
8
d
7
d
6
d
5
d
4
d
3
d
2
d
1
d
0
1
0
1
0
1 p
3
p
2
p
1
p
0
2/2
Subroutine jump on
status 1
CAL a
0
1
1
1
a
5
a
4
a
3
a
2
a
1
a
0
1
1/2
Long subroutine jump
on status 1
CALL u
0
d
9
d
8
d
7
d
6
d
5
d
4
d
3
d
2
d
1
d
0
1
0
1
1
0 p
3
p
2
p
1
p
0
1
2/2
Table branch
TBR p
0
0
1
0
1
1 p
3
p
2
p
1
p
0
1
1/1
Return from subroutine
RTN
0
0
0
0
0
1 0
0
0
0
1/3
Return from interrupt
RTNI
0
0
0
0
0
1 0
0
0
1
1
→
IE,
carry restored
ST
1/3
Table 33 Input/Output Instructions
Operation
Mnemonic
Operation Code
Function
Status
Words/
Cycles
Set discrete I/O latch
SED
0
0
1
1
1
0 0
1
0
0
1
→
D (Y)
1/1
Set discrete I/O latch
direct
SEDD m
1
0
1
1
1
0 m
3
m
2
m
1
m
0
1
→
D (m)
1/1
Reset discrete I/O latch
RED
0
0
0
1
1
0 0
1
0
0
0
→
D (Y)
1/1
Reset discrete I/O latch
direct
REDD m
1
0
0
1
1
0 m
3
m
2
m
1
m
0
0
→
D (m)
1/1
Test discrete I/O latch
TD
0
0
1
1
1
0 0
0
0
0
D (Y)
1/1
Test discrete I/O latch
direct
TDD m
1
0
1
0
1
0 m
3
m
2
m
1
m
0
D (m)
1/1
Load A from R-port
register
LAR m
1
0
0
1
0
1 m
3
m
2
m
1
m
0
R (m)
→
A
1/1
Load B from R-port
register
LBR m
1
0
0
1
0
0 m
3
m
2
m
1
m
0
R (m)
→
B
1/1
Load R-port register
from A
LRA m
1
0
1
1
0
1 m
3
m
2
m
1
m
0
A
→
R (m)
1/1
Load R-port register
from B
LRB m
1
0
1
1
0
0 m
3
m
2
m
1
m
0
B
→
R (m)
1/1
Pattern generation
P p
0
1
1
0
1
1 p
3
p
2
p
1
p
0
1/2
相關(guān)PDF資料 |
PDF描述 |
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