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參數(shù)資料
| 型號(hào)： | HD404849H |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SPLICE |
| 中文描述： | 4位單片機(jī) |
| 文件頁(yè)數(shù)： | 83/125頁(yè) |
| 文件大小： | 471K |
| 代理商： | HD404849H |
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HD404849 Series
83
STS wait state
(Octal counter = 000,
transmit clock disabled)
Transmit clock wait state
(Octal counter = 000)
Trans
fer
state
(Octal counter = 000)
MCU reset
00
SMRA write
04
STS instruction
01
Transmit clock
02
8 transmit clocks
03
STS instruction (IFS 1)
05
SMRA write (IFS 1)
06
External clock mode
STS wait state
(Octal counter = 000,
transmit clock disabled)
Transmit
clock wait state
(Octal counter = 000)
Transfer state
(Octal counter = 000)
SMRA write
14
STS instruction
11
Transmit clock
12
15
STS instruction (IFS 1)
8 transmit clocks
13
Internal clock mode
Clock continuous output state
(PMRA 0, 1 = 00)
SMRA write
18
Transmit clock
17
16
Note: Refer to the Operating States section for the corresponding encircled numbers.
MCU reset
10
SMRA write (IFS 1)
Figure 67 Serial Interface State Transitions
Output Level Control in Idle States:
In idle states, that is, STS wait state and transmit clock wait state,
the output level of the SO pin can be controlled by setting bit 1 (SMRB1) of serial mode register B (SMRB:
$028) to 0 or 1. The output level control example is shown in figure 68. Note that the output level cannot
be controlled in transfer state.
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PDF描述 |
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參數(shù)描述 |
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