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參數(shù)資料
| 型號： | HCS12COREUG |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Device User Guide V01.18 |
| 中文描述： | 設(shè)備的用戶手冊V01.18 |
| 文件頁數(shù)： | 79/130頁 |
| 文件大?。?/td> | 512K |
| 代理商： | HCS12COREUG |
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Section 5 Resets and Interrupts
5.1 Overview
Consult the Exception Processing section of the HCS12 Core User Guide for information on resets and
interrupts.
5.2 Vectors
5.2.1 Vector Table
Table 5-1
lists interrupt sources and vectors in default order of priority.
Table 5-1 Reset and Interrupt Vector Table
Vector Address
Interrupt Source
CCR
Mask
None
None
None
None
None
X-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
I-Bit
Local Enable
HPRIO Value
to Elevate
-
-
-
-
-
-
$F2
$F0
$EE
$EC
$EA
$E8
$E6
$E4
$E2
$E0
$DE
$DC
$DA
$D8
$FFFE, $FFFF
$FFFC, $FFFD
$FFFA, $FFFB
$FFF8, $FFF9
$FFF6, $FFF7
$FFF4, $FFF5
$FFF2, $FFF3
$FFF0, $FFF1
$FFEE, $FFEF
$FFEC, $FFED
$FFEA, $FFEB
$FFE8, $FFE9
$FFE6, $FFE7
$FFE4, $FFE5
$FFE2, $FFE3
$FFE0, $FFE1
$FFDE, $FFDF
$FFDC, $FFDD
$FFDA, $FFDB
$FFD8, $FFD9
External or Power On Reset
Clock Monitor fail reset
COP failure reset
Unimplemented instruction trap
SWI
XIRQ
IRQ
Real Time Interrupt
Timer channel 0
Timer channel 1
Timer channel 2
Timer channel 3
Timer channel 4
Timer channel 5
Timer channel 6
Timer channel 7
Timer overflow
Pulse accumulator A overflow
Pulse accumulator input edge
SPI
None
COPCTL (CME, FCME)
COP rate select
None
None
None
INTCR (IRQEN)
RTICTL (RTIE)
TIE (C0I)
TIE (C1I)
TIE (C2I)
TIE (C3I)
TIE (C4I)
TIE (C5I)
TIE (C6I)
TIE (C7I)
TSCR2 (TOI)
PACTL (PAOVI)
PACTL (PAI)
SP0CR1 (SPIE)
SC0CR2
(TIE, TCIE, RIE, ILIE)
SC1CR2
(TIE, TCIE, RIE, ILIE)
ATDCTL2 (ASCIE)
Reserved
I-Bit
PTJIF (PTJIE)
I-Bit
PTHIF (PTHIE)
Reserved
$FFD6, $FFD7
SCI0
I-Bit
$D6
$FFD4, $FFD5
SCI1
I-Bit
$D4
$FFD2, $FFD3
$FFD0, $FFD1
$FFCE, $FFCF
$FFCC, $FFCD
$FFCA, $FFCB
ATD0
I-Bit
$D2
Port J
Port H
$CE
$CC
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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