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參數(shù)資料
| 型號(hào)： | HCD404899 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Low-Voltage AS Microcomputers with On-Chip LCD Circuit(片上LCD電路的低壓微計(jì)算機(jī)) |
| 中文描述： | 低電壓如同在微機(jī)芯片LCD電路（片上液晶顯示器電路的低壓微計(jì)算機(jī)） |
| 文件頁數(shù)： | 186/200頁 |
| 文件大?。?/td> | 633K |
| 代理商： | HCD404899 |
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HD404889/HD404899/HD404878/HD404868 Series
186
Notes: 1. When the subsystem oscillator (32.768 kHz crystal oscillation) is used, use within the range
0.4 MHz
≤
f
≤
1.0 MHz or 1.6 MHz
≤
f
≤
4.5 MHz. The SSR1 bit of the system clock select
register (SSR) should be set to 0 and 1, respectively.
2. The oscillation settling time is defined as follows:
(1)
The time required for the oscillation to settle after V
CC
has reached min. at power-on.
(2)
The time required for the oscillation to settle after
RESET
input has gone low when stop
mode is cleared.
To ensure enough time for the oscillation to settle at power-on hold the
RESET
input low for at
least time t
. The oscillation settling time will depend on the circuit constants and stray
capacitance. The resonator should be determined in consultation with the resonator
manufacturer. With regard to the system clock (OSC
, OSC
), bits MIS1 and MIS0 in the
miscellaneous register (MIS) should be set according to the oscillation settling time of the
resonator used.
3. See figure 104.
4. See figure 105.
5. See figure 106.
Serial Interface Timing Characteristics (HD404888, HD4048812, HD404889, HD404898, HD4048912,
HD404899, HD404874, HD404878, HD404864, HD404868: V
CC
=1.8V to 5.5V, GND=0V, T
a
=–20
°
C to
+75
°
C;, HCD404889, HCD404899, HCD404878: V
CC
=1.8V to 5.5V, GND=0V, Ta=+75
°
C;
HD4074889, HD4074899, HD4074869: V
CC
=2.0V to 5.5V, GND=0V, T
a
=–20
°
C to +75
°
C, unless
otherwise specified)
Item
Symbol
Pins
min.
typ. max.
Unit
Test conditions
Notes
Serial clock cycle time
t
Scyc
SCK
1
—
—
t
cyc
See load in figure 108 1
Serial clock high-level
width
t
SCKH
SCK
0.4
—
—
t
Scyc
See load in figure 108 1
Serial clock low-level
width
t
SCKL
SCK
0.4
—
—
t
Scyc
See load in figure 108 1
Serial clock rise time
t
SC Kr
SCK
—
—
100
ns
See load in figure 108 1
Serial clock fall time
t
SCKf
SCK
—
—
100
ns
See load in figure 108 1
Serial output data
delay time
t
DSO
SO
—
—
300
ns
See load in figure 108 1
Serial input data setup
time
t
SSI
SI
200
—
—
ns
1
Serial input data hold
time
t
HSI
SI
200
—
—
ns
1
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