參數(shù)資料
型號(hào)： H8S2149F-ZTAT
廠商： Renesas Technology Corp.
英文描述： Hitachi 16-Bit Single-Chip Microcomputer
中文描述： 日立16位單片機(jī)
文件頁(yè)數(shù)： 559/1035頁(yè)
文件大?。?/td> 4183K
代理商： H8S2149F-ZTAT
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525
16.4
Usage Notes
In master mode, if an instruction to generate a start condition is immediately followed by an
instruction to generate a stop condition, neither condition will be output correctly. To output
consecutive start and stop conditions, after issuing the instruction that generates the start
condition, read the relevant ports, check that SCL and SDA are both low, then issue the
instruction that generates the stop condition. Note that SCL may not yet have gone low when
BBSY is cleared to 0.
Either of the following two conditions will start the next transfer. Pay attention to these
conditions when reading or writing to ICDR.
Write access to ICDR when ICE = 1 and TRS = 1 (including automatic transfer from
ICDRT to ICDRS)
Read access to ICDR when ICE = 1 and TRS = 0 (including automatic transfer from
ICDRS to ICDRR)
Table 16.6 shows the timing of SCL and SDA output in synchronization with the internal
clock. Timings on the bus are determined by the rise and fall times of signals affected by the
bus load capacitance, series resistance, and parallel resistance.
Table 16.6
I
2
C Bus Timing (SCL and SDA Output)
Item
Symbol
Output Timing
Unit
Notes
SCL output cycle time
t
SCLO
t
SCLHO
t
SCLLO
t
BUFO
t
STAHO
t
STASO
28t
cyc
to 256t
cyc
0.5t
SCLO
0.5t
SCLO
0.5t
SCLO
– 1t
cyc
0.5t
SCLO
– 1t
cyc
1t
SCLO
ns
Figure 25.27
(reference)
SCL output high pulse width
ns
SCL output low pulse width
ns
SDA output bus free time
ns
Start condition output hold time
ns
Retransmission start condition output
setup time
ns
Stop condition output setup time
t
STOSO
t
SDASO
0.5t
SCLO
+ 2t
cyc
1t
SCLLO
– 3t
cyc
1t
SCLL
– (6t
cyc
or
12t
cyc
*
)
3t
cyc
ns
Data output setup time (master)
ns
Data output setup time (slave)
Data output hold time
Note:
*
6t
cyc
when IICX is 0, 12t
cyc
when 1.
t
SDAHO
ns
SCL and SDA input is sampled in synchronization with the internal clock. The AC timing
therefore depends on the system clock cycle t
cyc
, as shown in I
2
C bus Timing in section 25,
Electrical Characteristics. Note that the I
2
C bus interface AC timing specifications will not be
met with a system clock frequency of less than 5 MHz.
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