參數(shù)資料
型號(hào)： EVAL-ADAU1966Z
廠商： Analog Devices Inc
文件頁數(shù)： 25/52頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR ADAU1966
標(biāo)準(zhǔn)包裝： 1
DAC 的數(shù)量： 16
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： I²S，串行，SPI?
DAC 型： 電壓
工作溫度： -40°C ~ 105°C
已供物品： 板
已用 IC / 零件： ADAU1966
Data Sheet
ADAU1966
Rev. D | Page 31 of 52
DAC CONTROL 0 REGISTER
Address: 0x06, Reset: 0x01, Name: DAC_CTRL0
0
B7
0
B6
0
B5
0
B4
0
B3
0
B2
0
B1
1
B0
[7:6] SDATA_FMT
SDATA Format
00: I2S—1-BCLK Cycle Delay
01: Left-Justified—0-BCLK Cycle Delay
10: Right-Justified 24-bit Data—
8-BCLK Cycle Delay
11: Right-Justified 16-bit Data—
16-BCLK Cycle Delay
[5:3] SAI
Serial Audio Interface
000: Stereo (I2S, LJ, RJ)
001: TDM2—Octal Line
010: TDM4—Quad Line
011: TDM8—Dual Line
100: TDM16—Single Line (48 kHz)
101: Reserved
110: Reserved
111: Reserved
[0] MMUTE
DAC Master Mute
0: Normal Operation
1: All Channels Muted
[2:1] FS
Sample Rate Select
00: 32 kHz/44.1kHz/48kHz
01: 64 kHz/88.2kHz/96kHz
10: 128 kHz/176.4kHz/192kHz
11: 128 kHz/176.4kHz/192kHz Low Propagation Delay
Table 30. Bit Descriptions for DAC_CTRL0
Bits
Bit Name
Settings
Description
Reset
Access
[7:6]
SDATA_FMT
SDATA Format. Only used when SAI = 000.
0x0
RW
00
I2S—1-BCLK Cycle Delay
01
Left-Justified—0-BCLK Cycle Delay
10
Right-Justified 24-bit Data—8-BCLK Cycle Delay
11
Right-Justified 16-bit Data—16-BCLK Cycle Delay
[5:3]
SAI
Serial Audio Interface. When SAI = 000, the SDATA_FMT bits control stereo
SDATA format.
0x0
RW
000
Stereo (I2S, LJ, RJ)
001
TDM2—Octal Line
010
TDM4—Quad Line
011
TDM8—Dual Line
100
TDM16—Single Line (48 kHz)
101
Reserved
110
Reserved
111
Reserved
[2:1]
FS
Sample Rate Select.
0x0
RW
00
32 kHz/44.1 kHz/48 kHz
01
64 kHz/88.2 kHz/96 kHz
10
128 kHz/176.4 kHz/192 kHz
11
128 kHz/176.4 kHz/192 kHz Low Propagation Delay
0
MMUTE
DAC Master Mute.
0x1
RW
0
Normal Operation
1
All Channels Muted
相關(guān)PDF資料
PDF描述
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