VDD = 2.7 V to 5.25 V,, " />
參數(shù)資料
型號： EVAL-AD7171EBZ
廠商： Analog Devices Inc
文件頁數(shù)： 12/16頁
文件大小： 0K
描述： BOARD EVAL FOR AD7171
標準包裝： 1
ADC 的數(shù)量： 1
位數(shù)： 16
采樣率（每秒）： 125
數(shù)據(jù)接口： 串行
輸入范圍： ±VREF
工作溫度： -40°C ~ 105°C
已用 IC / 零件： AD7171
已供物品： 板
Data Sheet
AD7171
Rev. A | Page 5 of 16
TIMING CHARACTERISTICS
VDD = 2.7 V to 5.25 V,, GND = 0 V, Input Logic 0 = 0 V, Input Logic 1 = VDD, unless otherwise noted.
Table 2.
Parameter1, 2
Limit at TMIN, TMAX
Unit
Conditions/Comments
READ
t1
100
ns min
SCLK high pulse width
t2
100
ns min
SCLK low pulse width
0
ns min
SCLK active edge to data valid delay4
60
ns max
VDD = 4.75 V to 5.25 V
80
ns max
VDD = 2.7 V to 3.6 V
t4
10
ns min
SCLK inactive edge to DOUT/RDY high
RESET
t5
100
ns min
PDRST low pulse width
t6
25
ms typ
PDRST high to data valid delay
1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.
3 These numbers are measured with the load circuit shown in Figure 2 and defined as the time required for the output to cross the VOL or VOH limits.
4 SCLK active edge is the falling edge of SCLK.
ISINK (1.6mA WITH VDD = 5V,
100A WITH VDD = 3V)
ISOURCE (200A WITH VDD = 5V,
100A WITH VDD = 3V)
1.6V
TO
OUTPUT
PIN
50pF
08
41
7-
00
2
Figure 2. Load Circuit for Timing Characterization
TIMING DIAGRAMS
t3
t1
t2
t4
DOUT/RDY (O)
SCLK (I)
I = INPUT, O = OUTPUT
MSB
LSB
08
41
7-
0
03
Figure 3. Read Cycle Timing Diagram
t5
t6
PDRST (I)
DOUT/RDY (O)
I = INPUT, O = OUTPUT
08
41
7-
0
04
Figure 4. Resetting the AD7171
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