參數(shù)資料
型號： EPM7256E
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁數(shù)： 34/62頁
文件大?。?/td> 1173K
代理商： EPM7256E
34
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Table 22. MAX 7000 & MAX 7000E External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-15
-15T
-20
Min
Max
Min
Max
Min
Max
t
PD1
t
PD2
Input to non-registered output
C1 = 35 pF
15.0
15.0
20.0
ns
I/O input to non-registered
output
C1 = 35 pF
15.0
15.0
20.0
ns
t
SU
t
H
t
FSU
Global clock setup time
11.0
11.0
12.0
ns
Global clock hold time
0.0
0.0
0.0
ns
Global clock setup time of fast
input
(2)
3.0
–
5.0
ns
t
FH
Global clock hold time of fast
input
(2)
0.0
–
0.0
ns
t
CO1
t
CH
t
CL
t
ASU
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
Global clock to output delay
C1 = 35 pF
8.0
8.0
12.0
ns
Global clock high time
5.0
6.0
6.0
ns
Global clock low time
5.0
6.0
6.0
ns
Array clock setup time
4.0
4.0
5.0
ns
Array clock hold time
4.0
4.0
5.0
ns
Array clock to output delay
C1 = 35 pF
15.0
15.0
20.0
ns
Array clock high time
6.0
6.5
8.0
ns
Array clock low time
6.0
6.5
8.0
ns
Minimum pulse width for clear
and preset
(3)
6.0
6.5
8.0
ns
t
ODH
Output data hold time after
clock
C1 = 35 pF
(4)
1.0
1.0
1.0
ns
t
CNT
f
CNT
Minimum global clock period
13.0
13.0
16.0
ns
Maximum internal global clock
frequency
(5)
76.9
76.9
62.5
MHz
t
ACNT
f
ACNT
Minimum array clock period
13.0
13.0
16.0
ns
Maximum internal array clock
frequency
(5)
76.9
76.9
62.5
MHz
f
MAX
Maximum clock frequency
(6)
100
83.3
83.3
MHz
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PDF描述
EPM7256S Programmable Logic Device Family
EPM7096LC68-12 Programmable Logic Device Family
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EPM7256EGI192-20 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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