參數(shù)資料
型號： EPM7256AETC100-6
廠商： ALTERA CORP
元件分類： PLD
英文描述： EE PLD, 6 ns, PQFP100
封裝： TQFP-100
文件頁數(shù)： 27/51頁
文件大小： 1559K
代理商： EPM7256AETC100-6
Altera Corporation
627
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
Table 17. MAX 7000AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
4.5
5.0
6.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
4.5
5.0
6.0
ns
tSU
Global clock setup time
3.0
3.2
3.7
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
2.5
ns
tFH
Global clock hold time of fast
input
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
1.0
2.8
1.0
3.0
1.0
3.3
ns
tCH
Global clock high time
2.0
3.0
ns
tCL
Global clock low time
2.0
3.0
ns
tASU
Array clock setup time
1.4
1.0
0.8
ns
tAH
Array clock hold time
0.8
1.9
ns
tACO1
Array clock to output delay
C1 = 35 pF
4.4
5.2
1.0
6.2
ns
tACH
Array clock high time
2.0
3.0
ns
tACL
Array clock low time
2.0
3.0
ns
tCNT
Minimum global clock period
5.2
5.5
6.4
ns
fCNT
Maximum internal global clock
frequency
192.3
181.8
156.3
MHz
tACNT
Minimum array clock period
5.2
5.5
6.4
ns
fACNT
Maximum internal array clock
frequency
192.3
181.8
156.3
MHz
fMAX
Maximum clock frequency
250.0
166.7
MHz
Table 18. MAX 7000AE Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.3
ns
tIO
I/O input pad and buffer delay
0.3
ns
tFIN
Fast input delay
2.6
2.4
ns
tSEXP
Shared expander delay
1.9
2.4
2.8
ns
相關PDF資料
PDF描述
EPM7256AETI100-6 EE PLD, 6 ns, PQFP100
EPM7128AETC144-4 EE PLD, 4.5 ns, PQFP144
EPM7128AETC144-6 EE PLD, 6 ns, PQFP144
EPM7128AETI144-6 EE PLD, 6 ns, PQFP144
EPM7256AETC144-6 EE PLD, 6 ns, PQFP144
相關代理商/技術參數(shù)
參數(shù)描述
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