參數(shù)資料
型號： EPM7192E
廠商： Altera Corporation
英文描述： Programmable Logic Device Family
中文描述： 可編程邏輯器件系列
文件頁數(shù)： 39/62頁
文件大小： 1173K
代理商： EPM7192E
Altera Corporation
39
MAX 7000 Programmable Logic Device Family Data Sheet
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
Array clock hold time
1.8
2.1
2.0
3.0
ns
Array clock to output delay
C1 = 35 pF
5.4
6.7
7.5
10.0
ns
Array clock high time
2.5
2.5
3.0
4.0
ns
Array clock low time
2.5
2.5
3.0
4.0
ns
Minimum pulse width for clear
and preset
(2)
2.5
2.5
3.0
4.0
ns
t
ODH
Output data hold time after
clock
C1 = 35 pF
(3)
1.0
1.0
1.0
1.0
ns
t
CNT
f
CNT
Minimum global clock period
5.7
7.1
8.0
10.0
ns
Maximum internal global clock
frequency
(4)
175.4
140.8
125.0
100.0
MHz
t
ACNT
f
ACNT
Minimum array clock period
5.7
7.1
8.0
10.0
ns
Maximum internal array clock
frequency
(4)
175.4
140.8
125.0
100.0
MHz
f
MAX
Maximum clock frequency
(5)
250.0
200.0
166.7
125.0
MHz
Table 27. EPM7064S Internal Timing Parameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min
Max
Min
Max
Min
Max
Min
Max
t
IN
t
IO
t
FIN
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
t
OD2
t
OD3
t
ZX1
t
ZX2
t
ZX3
t
XZ
t
SU
Input pad and buffer delay
0.2
0.2
0.5
0.5
ns
I/O input pad and buffer delay
0.2
0.2
0.5
0.5
ns
Fast input delay
2.2
2.6
1.0
1.0
ns
Shared expander delay
3.1
3.8
4.0
5.0
ns
Parallel expander delay
0.9
1.1
0.8
0.8
ns
Logic array delay
2.6
3.2
3.0
5.0
ns
Logic control array delay
2.5
3.2
3.0
5.0
ns
Internal output enable delay
0.7
0.8
2.0
2.0
ns
Output buffer and pad delay
C1 = 35 pF
0.2
0.3
2.0
1.5
ns
Output buffer and pad delay
C1 = 35 pF
(6)
0.7
0.8
2.5
2.0
ns
Output buffer and pad delay
C1 = 35 pF
5.2
5.3
7.0
5.5
ns
Output buffer enable delay
C1 = 35 pF
4.0
4.0
4.0
5.0
ns
Output buffer enable delay
C1 = 35 pF
(6)
4.5
4.5
4.5
5.5
ns
Output buffer enable delay
C1 = 35 pF
9.0
9.0
9.0
9.0
ns
Output buffer disable delay
C1 = 5 pF
4.0
4.0
4.0
5.0
ns
Register setup time
0.8
1.0
3.0
2.0
ns
Table 26. EPM7064S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min Max Min Max Min Max Min Max
相關(guān)PDF資料
PDF描述
EPM7192S Programmable Logic Device Family
EPM7256E Programmable Logic Device Family
EPM7256S Programmable Logic Device Family
EPM7096LC68-12 Programmable Logic Device Family
EPM7512AE Programmable Logic Device Family(MAX7000A可編程邏輯系列器件)
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參數(shù)描述
EPM7192EGC160-10 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD
EPM7192EGC160-12 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7192EGC160-15 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7192EGC160-20 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7192EGC160-7 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD
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