- 您現(xiàn)在的位置：買賣IC網 > PDF目錄362753 > EPM7128S (Altera Corporation) Programmable Logic Device Family PDF資料下載
參數(shù)資料
| 型號： | EPM7128S |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁數(shù)： | 39/62頁 |
| 文件大?。?/td> | 1173K |
| 代理商： | EPM7128S |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁當前第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁
Altera Corporation
39
MAX 7000 Programmable Logic Device Family Data Sheet
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
Array clock hold time
1.8
2.1
2.0
3.0
ns
Array clock to output delay
C1 = 35 pF
5.4
6.7
7.5
10.0
ns
Array clock high time
2.5
2.5
3.0
4.0
ns
Array clock low time
2.5
2.5
3.0
4.0
ns
Minimum pulse width for clear
and preset
(2)
2.5
2.5
3.0
4.0
ns
t
ODH
Output data hold time after
clock
C1 = 35 pF
(3)
1.0
1.0
1.0
1.0
ns
t
CNT
f
CNT
Minimum global clock period
5.7
7.1
8.0
10.0
ns
Maximum internal global clock
frequency
(4)
175.4
140.8
125.0
100.0
MHz
t
ACNT
f
ACNT
Minimum array clock period
5.7
7.1
8.0
10.0
ns
Maximum internal array clock
frequency
(4)
175.4
140.8
125.0
100.0
MHz
f
MAX
Maximum clock frequency
(5)
250.0
200.0
166.7
125.0
MHz
Table 27. EPM7064S Internal Timing Parameters (Part 1 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min
Max
Min
Max
Min
Max
Min
Max
t
IN
t
IO
t
FIN
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
t
OD2
t
OD3
t
ZX1
t
ZX2
t
ZX3
t
XZ
t
SU
Input pad and buffer delay
0.2
0.2
0.5
0.5
ns
I/O input pad and buffer delay
0.2
0.2
0.5
0.5
ns
Fast input delay
2.2
2.6
1.0
1.0
ns
Shared expander delay
3.1
3.8
4.0
5.0
ns
Parallel expander delay
0.9
1.1
0.8
0.8
ns
Logic array delay
2.6
3.2
3.0
5.0
ns
Logic control array delay
2.5
3.2
3.0
5.0
ns
Internal output enable delay
0.7
0.8
2.0
2.0
ns
Output buffer and pad delay
C1 = 35 pF
0.2
0.3
2.0
1.5
ns
Output buffer and pad delay
C1 = 35 pF
(6)
0.7
0.8
2.5
2.0
ns
Output buffer and pad delay
C1 = 35 pF
5.2
5.3
7.0
5.5
ns
Output buffer enable delay
C1 = 35 pF
4.0
4.0
4.0
5.0
ns
Output buffer enable delay
C1 = 35 pF
(6)
4.5
4.5
4.5
5.5
ns
Output buffer enable delay
C1 = 35 pF
9.0
9.0
9.0
9.0
ns
Output buffer disable delay
C1 = 5 pF
4.0
4.0
4.0
5.0
ns
Register setup time
0.8
1.0
3.0
2.0
ns
Table 26. EPM7064S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min Max Min Max Min Max Min Max
相關PDF資料 |
PDF描述 |
|---|---|
| EPM7160E | Programmable Logic Device Family |
| EPM7160S | Programmable Logic Device Family |
| EPM7192E | Programmable Logic Device Family |
| EPM7192S | Programmable Logic Device Family |
| EPM7256E | Programmable Logic Device Family |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EPM7128SLC84-10 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 128 Macro 68 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7128SLC84-10N | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 128 Macro 68 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7128SLC84-15 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 128 Macro 68 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7128SLC84-15 | 制造商:Altera Corporation 功能描述:MAX DEVICE |
| EPM7128SLC84-15N | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 128 Macro 68 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
發(fā)布緊急采購，3分鐘左右您將得到回復。