參數(shù)資料
型號(hào)： EPM7064BTC44-5
廠商： ALTERA CORP
元件分類： PLD
英文描述： EE PLD, 3.5 ns, PQFP44
封裝： TQFP-44
文件頁(yè)數(shù)： 36/66頁(yè)
文件大小： 962K
代理商： EPM7064BTC44-5
Altera Corporation
41
MAX 7000B Programmable Logic Device Data Sheet
Table 23. EPM7064B Selectable I/O Standard Timing Adder Delays (Part 1 of 2)
I/O Standard
Parameter
Speed Grade
Unit
-3
-5
-7
Min
Max
Min
Max
Min
Max
3.3 V TTL/CMOS
Input to PIA
0.0
ns
Input to global clock and clear
0.0
ns
Input to fast input register
0.0
ns
All outputs
0.0
ns
2.5 V TTL/CMOS
Input to PIA
0.3
0.4
0.6
ns
Input to global clock and clear
0.3
0.4
0.6
ns
Input to fast input register
0.2
0.3
0.4
ns
All outputs
0.2
0.3
0.4
ns
1.8 V TTL/CMOS
Input to PIA
0.5
0.7
1.1
ns
Input to global clock and clear
0.5
0.7
1.1
ns
Input to fast input register
0.4
0.6
0.9
ns
All outputs
1.2
1.7
2.6
ns
SSTL-2 Class I
Input to PIA
1.3
1.9
2.8
ns
Input to global clock and clear
1.2
1.7
2.6
ns
Input to fast input register
0.9
1.3
1.9
ns
All outputs
0.0
ns
SSTL-2 Class II
Input to PIA
1.3
1.9
2.8
ns
Input to global clock and clear
1.2
1.7
2.6
ns
Input to fast input register
0.9
1.3
1.9
ns
All outputs
–0.1
–0.2
ns
SSTL-3 Class I
Input to PIA
1.2
1.7
2.6
ns
Input to global clock and clear
0.9
1.3
1.9
ns
Input to fast input register
0.8
1.1
1.7
ns
All outputs
0.0
ns
SSTL-3 Class II
Input to PIA
1.2
1.7
2.6
ns
Input to global clock and clear
0.9
1.3
1.9
ns
Input to fast input register
0.8
1.1
1.7
ns
All outputs
0.0
ns
GTL+
Input to PIA
1.6
2.3
3.4
ns
Input to global clock and clear
1.6
2.3
3.4
ns
Input to fast input register
1.5
2.1
3.2
ns
All outputs
0.0
ns
相關(guān)PDF資料
PDF描述
EPM7064BTC44-7 EE PLD, 3.5 ns, PQFP44
EPM7064BTI100-5 EE PLD, 3.5 ns, PQFP100
EPM7064BTI100-7 EE PLD, 3.5 ns, PQFP100
EPM7064BTI44-5 EE PLD, 3.5 ns, PQFP44
EPM7064BTI44-7 EE PLD, 3.5 ns, PQFP44
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