參數(shù)資料
型號(hào)： EPM3256ATC144-10N
廠商： Altera
文件頁(yè)數(shù)： 12/46頁(yè)
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 256 144-TQFP
產(chǎn)品變化通告： Bond Wire Change 4/Sept/2008
標(biāo)準(zhǔn)包裝： 180
系列： MAX® 3000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門(mén)數(shù)： 5000
輸入/輸出數(shù)： 116
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 603 (CN2011-ZH PDF)
其它名稱(chēng)： 544-1990
EPM3256ATC144-10N-ND
2
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
...and More
Features
■
PCI compatible
■
Bus–friendly architecture including programmable slew–rate control
■
Open–drain output option
■
Programmable macrocell flipflops with individual clear, preset,
clock, and clock enable controls
■
Programmable power–saving mode for a power reduction of over
50% in each macrocell
■
Configurable expander product–term distribution, allowing up to
32 product terms per macrocell
■
Programmable security bit for protection of proprietary designs
■
Enhanced architectural features, including:
–
6 or 10 pin– or logic–driven output enable signals
–
Two global clock signals with optional inversion
–
Enhanced interconnect resources for improved routability
–
Programmable output slew–rate control
■
Software design support and automatic place–and–route provided
by Altera’s development systems for Windows–based PCs and Sun
SPARCstations, and HP 9000 Series 700/800 workstations
■
Additional design entry and simulation support provided by EDIF
2 0 0 and 3 0 0 netlist files, library of parameterized modules (LPM),
Verilog HDL, VHDL, and other interfaces to popular EDA tools from
third–party manufacturers such as Cadence, Exemplar Logic, Mentor
Graphics, OrCAD, Synopsys, Synplicity, and VeriBest
■
Programming support with the Altera master programming unit
(MPU), MasterBlasterTM communications cable, ByteBlasterMVTM
parallel port download cable, BitBlasterTM serial download cable as
well as programming hardware from third–party manufacturers and
any in–circuit tester that supports JamTM Standard Test and
Programming Language (STAPL) Files (.jam), Jam STAPL Byte-Code
Files (.jbc), or Serial Vector Format Files (.svf)
General
Description
MAX 3000A devices are low–cost, high–performance devices based on the
Altera MAX architecture. Fabricated with advanced CMOS technology,
the EEPROM–based MAX 3000A devices operate with a 3.3-V supply
voltage and provide 600 to 10,000 usable gates, ISP, pin-to-pin delays as
fast as 4.5 ns, and counter speeds of up to 227.3 MHz. MAX 3000A devices
in the –4, –5, –6, –7, and –10 speed grades are compatible with the timing
requirements of the PCI Special Interest Group (PCI SIG) PCI Local Bus
Specification, Revision 2.2
. See Table 2.
相關(guān)PDF資料
PDF描述
MAX1935ETA15+T IC REG LDO 1.5V .5A 8-TDFN
EPM7128SLC84-15N IC MAX 7000 CPLD 128 84-PLCC
EPM7128SLC84-15 IC MAX 7000 CPLD 128 84-PLCC
EPM570F100I5N IC MAX II CPLD 570 LE 100-FBGA
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EPM3256ATC144-7 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 256 Macro 116 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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EPM3256ATI144-10 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 256 Macro 116 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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