參數資料
型號： EPM3128ATC144-7N
廠商： Altera
文件頁數： 6/46頁
文件大小： 0K
描述： IC MAX 3000A CPLD 128 144-TQFP
產品變化通告： Bond Wire Change 4/Sept/2008
標準包裝： 180
系列： MAX® 3000A
可編程類型： 系統(tǒng)內可編程
最大延遲時間 tpd(1)： 7.5ns
電壓電源 - 內部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數目： 8
宏單元數： 128
門數： 2500
輸入/輸出數： 96
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
包裝： 托盤
產品目錄頁面： 603 (CN2011-ZH PDF)
其它名稱： 544-1986
EPM3128ATC144-7N-ND
14
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
Programming Sequence
During in-system programming, instructions, addresses, and data are
shifted into the MAX 3000A device through the TDI input pin. Data is
shifted out through the TDO output pin and compared against the
expected data.
Programming a pattern into the device requires the following six ISP
stages. A stand-alone verification of a programmed pattern involves only
stages 1, 2, 5, and 6.
1.
Enter ISP. The enter ISP stage ensures that the I/O pins transition
smoothly from user mode to ISP mode. The enter ISP stage requires
1ms.
2.
Check ID. Before any program or verify process, the silicon ID is
checked. The time required to read this silicon ID is relatively small
compared to the overall programming time.
3.
Bulk Erase. Erasing the device in-system involves shifting in the
instructions to erase the device and applying one erase pulse of
100 ms.
4.
Program. Programming the device in-system involves shifting in the
address and data and then applying the programming pulse to
program the EEPROM cells. This process is repeated for each
EEPROM address.
5.
Verify. Verifying an Altera device in-system involves shifting in
addresses, applying the read pulse to verify the EEPROM cells, and
shifting out the data for comparison. This process is repeated for
each EEPROM address.
6.
Exit ISP. An exit ISP stage ensures that the I/O pins transition
smoothly from ISP mode to user mode. The exit ISP stage requires
1ms.
Programming Times
The time required to implement each of the six programming stages can
be broken into the following two elements:
■
A pulse time to erase, program, or read the EEPROM cells.
■
A shifting time based on the test clock (TCK) frequency and the
number of TCK cycles to shift instructions, address, and data into the
device.
相關PDF資料
PDF描述
VE-B1H-CY-F4 CONVERTER MOD DC/DC 52V 50W
NCP1216D65R2G IC CTRLR PWM CM OTP HV 8SOIC
HCC50DRTS-S13 CONN EDGECARD 100PS .100 EXTEND
EPM7064SLC44-7N IC MAX 7000 CPLD 64 44-PLCC
RSC17DTEF CONN EDGECARD 34POS .100 EYELET
相關代理商/技術參數
參數描述
EPM3128ATI100-10 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 80 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI10010N 制造商:Altera Corporation 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz CMOS Technology 3.3V 100-Pin TQFP 制造商:Altera Corporation 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz 3.3V 100-Pin TQFP 制造商:Altera 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz CMOS Technology 3.3V 100-Pin TQFP 制造商:Altera 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz 3.3V 100-Pin TQFP
EPM3128ATI100-10N 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 80 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI144-10 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 96 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI144-10N 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 96 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數量 廠商 批號 封裝
添加更多采購

我的聯系方式

*
*
*