參數(shù)資料
型號(hào)： EPF10K50EQC240-1
廠商： Altera
文件頁數(shù)： 58/100頁
文件大?。?/td> 0K
描述： IC FLEX 10KE FPGA 50K 240-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 24
系列： FLEX-10KE®
LAB/CLB數(shù)： 360
邏輯元件/單元數(shù)： 2880
RAM 位總計(jì)： 40960
輸入/輸出數(shù)： 189
門數(shù)： 199000
電源電壓： 2.3 V ~ 2.7 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 240-BFQFP
供應(yīng)商設(shè)備封裝： 240-PQFP（32x32）
其它名稱： 544-1268
60
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Table 28. Interconnect Timing Microparameters
Symbol
Parameter
Conditions
tDIN2IOE
Delay from dedicated input pin to IOE control input
tDIN2LE
Delay from dedicated input pin to LE or EAB control input
tDCLK2IOE
Delay from dedicated clock pin to IOE clock
tDCLK2LE
Delay from dedicated clock pin to LE or EAB clock
tDIN2DATA
Delay from dedicated input or clock to LE or EAB data
tSAMELAB
Routing delay for an LE driving another LE in the same LAB
tSAMEROW
Routing delay for a row IOE, LE, or EAB driving a row IOE, LE, or EAB in the
same row
tSAMECOLUMN
Routing delay for an LE driving an IOE in the same column
tDIFFROW
Routing delay for a column IOE, LE, or EAB driving an LE or EAB in a different
row
tTWOROWS
Routing delay for a row IOE or EAB driving an LE or EAB in a different row
tLEPERIPH
Routing delay for an LE driving a control signal of an IOE via the peripheral
control bus
tLABCARRY
Routing delay for the carry-out signal of an LE driving the carry-in signal of a
different LE in a different LAB
tLABCASC
Routing delay for the cascade-out signal of an LE driving the cascade-in
signal of a different LE in a different LAB
Table 29. External Timing Parameters
Symbol
Parameter
Conditions
tDRR
Register-to-register delay via four LEs, three row interconnects, and four local
interconnects
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
tPCISU
Setup time with global clock for registers used in PCI designs
tPCIH
Hold time with global clock for registers used in PCI designs
tPCICO
Clock-to-output delay with global clock for registers used in PCI designs
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PDF描述
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參數(shù)描述
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EPF10K50EQC240-2 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Flex 10K 360 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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