- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄97926 > EPF10K100EBC356-1X Field Programmable Gate Array (FPGA) PDF資料下載
參數(shù)資料
| 型號： | EPF10K100EBC356-1X |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 73/120頁 |
| 文件大?。?/td> | 1901K |
| 代理商： | EPF10K100EBC356-1X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁當(dāng)前第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁
56
Altera Corporation
FLEX 10KE Embedded Programmable Logic Family Data Sheet
tCLR
LE register clear delay
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
Table 24. LE Timing Microparameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Condition
Table 25. IOE Timing Microparameters
Symbol
Parameter
Conditions
tIOD
IOE data delay
tIOC
IOE register control signal delay
tIOCO
IOE register clock-to-output delay
tIOCOMB
IOE combinatorial delay
tIOSU
IOE register setup time for data and enable signals before clock; IOE
register recovery time after asynchronous clear
tIOH
IOE register hold time for data and enable signals after clock
tIOCLR
IOE register clear time
tOD1
Output buffer and pad delay, slow slew rate = off, VCCIO = 3.3 V
C1 = 35 pF (2)
tOD2
Output buffer and pad delay, slow slew rate = off, VCCIO = 2.5 V
C1 = 35 pF (3)
tOD3
Output buffer and pad delay, slow slew rate = on
C1 = 35 pF (4)
tXZ
IOE output buffer disable delay
tZX1
IOE output buffer enable delay, slow slew rate = off, VCCIO = 2.5 V
C1 = 35 pF (2)
tZX2
IOE output buffer enable delay, slow slew rate = off, VCCIO = 3.5 V
C1 = 35 pF (3)
tZX3
IOE output buffer enable delay, slow slew rate = on
C1 = 35 pF (4)
tINREG
IOE input pad and buffer to IOE register delay
tIOFD
IOE register feedback delay
tINCOMB
IOE input pad and buffer to FastTrack Interconnect delay
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EPF10K100EBC356-2 | Field Programmable Gate Array (FPGA) |
| EPF10K100EBC356-2DX | ASIC |
| EPF10K100EBC356-2X | Field Programmable Gate Array (FPGA) |
| EPF10K100EBC356-3 | Field Programmable Gate Array (FPGA) |
| EPF10K100EBC356-3DX | ASIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K100EBC356-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EBC356-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EBC356-2N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EBC356-2X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EBC356-3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 274 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。