參數(shù)資料
型號： EP2SGX60EF1152I4N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, 60440 CLBS, 717 MHz, PBGA1152
封裝： LEAD FREE, MS-034AAR-1, FBGA-1152
文件頁數(shù)： 152/768頁
文件大?。?/td> 4252K
代理商： EP2SGX60EF1152I4N
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Altera Corporation
5–89
July 2009
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
Table 5–90 shows the high-speed I/O timing specifications for -4 speed
grade Stratix II devices.
Table 5–90. High-Speed I/O Specifications for -4 Speed Grade
Symbol
Conditions
-4 Speed Grade
Unit
Min
Typ
Max
fHSCLK (clock frequency)
fHSCLK = fHSDR / W
W = 2 to 32 (LVDS, HyperTransport technology)
16
520
MHz
W = 1 (SERDES bypass, LVDS only)
16
500
MHz
W = 1 (SERDES used, LVDS only)
150
717
MHz
fHSDR (data rate)
J = 4 to 10 (LVDS, HyperTransport technology)
150
1,040
Mbps
J = 2 (LVDS, HyperTransport technology)
760
Mbps
J = 1 (LVDS only)
500
Mbps
fHSDRDPA (DPA data rate) J = 4 to 10 (LVDS, HyperTransport technology)
150
1,040
Mbps
TCCS
All differential standards
-
200
ps
SW
All differential standards
330
-
ps
Output jitter
190
ps
Output tRISE
All differential I/O standards
160
ps
Output tFAL L
All differential I/O standards
180
ps
tDUTY
45
50
55
%
DPA run length
6,400
UI
DPA jitter tolerance
Data channel peak-to-peak jitter
0.44
UI
DPA lock time
Standard
Training
Pattern
Transition
Density
Number of
repetitions
SPI-4
0000000000
1111111111
10%
256
Parallel Rapid I/O
00001111
25%
256
10010000
50%
256
Miscellaneous
10101010
100%
256
01010101
256
Notes to Table 5–90:
(1)
When J = 4 to 10, the SERDES block is used.
(2)
When J = 1 or 2, the SERDES block is bypassed.
(3)
The input clock frequency and the W factor must satisfy the following fast PLL VCO specification: 150 input clock
frequency × W 1,040.
(4)
The minimum specification is dependent on the clock source (fast PLL, enhanced PLL, clock pin, and so on) and
the clock routing resource (global, regional, or local) utilized. The I/O differential buffer and input register do not
have a minimum toggle rate.
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PDF描述
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EP2SGX90EF1152C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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