- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄295887 > EP2SGX60DF780C3N (ALTERA CORP) FPGA, 60440 CLBS, 717 MHz, PBGA780 PDF資料下載
參數(shù)資料
| 型號： | EP2SGX60DF780C3N |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 60440 CLBS, 717 MHz, PBGA780 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, LEAD FREE, MS-034AAM-1, FBGA-780 |
| 文件頁數(shù)： | 195/768頁 |
| 文件大?。?/td> | 4252K |
| 代理商： | EP2SGX60DF780C3N |
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1–10
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Enhanced PLLs
Figure 1–6. Enhanced PLL Ports
Notes to Figure 1–6:
(1)
Enhanced and fast PLLs share this input pin.
(2)
These are either single-ended or differential pins.
(3)
The primary and secondary clock input can be fed from any one of four clock pins located on the same side of the
device as the PLL.
(4)
Can drive to the global or regional clock networks or the dedicated external clock output pins.
(5)
These dedicated output clocks are fed by the C[5..0] counters.
Tables 1–4 and 1–5 describe all the enhanced PLL ports.
clkswitch
scandata
scanclk
pllena
C[5..0]
locked
Physical Pin
clkloss
areset
pfdena
Signal Driven by Internal Logic
Signal Driven to Internal Logic
Internal Clock Signal
scandone
pll_out0p
scandataout
fbin
clkbad[1..0]
(1)
(2), (3)
pll_out0n
pll_out1p
pll_out1n
pll_out2p
pll_out2n
(5)
scanwrite
scanread
(5)
activeclock
inclk0
inclk1
(4)
(2), (3)
Table 1–4. Enhanced PLL Input Signals (Part 1 of 2)
Port
Description
Source
Destination
inclk0
Primary clock input to the PLL.
Pin or another PLL
n counter
inclk1
Secondary clock input to the PLL.
Pin or another PLL
n counter
fbin
External feedback input to the PLL.
Pin
PFD
pllena
Enable pin for enabling or disabling
all or a set of PLLs. Active high.
Pin
General PLL control
signal
clkswitch
Switch-over signal used to initiate
external clock switch-over control.
Active high.
Logic array
PLL switch-over circuit
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