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參數資料
| 型號： | EP2SGX60DF780C3 |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 60440 CLBS, 717 MHz, PBGA780 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, MS-034AAM-1, FBGA-780 |
| 文件頁數： | 443/768頁 |
| 文件大?。?/td> | 4252K |
| 代理商： | EP2SGX60DF780C3 |
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5–14
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Clocking
The fast PLLs feed in to the differential receiver and transmitter channels
through the LVDS/DPA clock network. The center fast PLLs can
independently feed the banks above and below them. The corner PLLs
can feed only the banks adjacent to them. Figures 5–13 and 5–14 show the
LVDS and DPA clock networks of the Stratix II devices.
Figure 5–13. Fast PLL and LVDS/DPA Clock for EP2S15, EP2S30, and EP2S60 Devices Note (1)
Note to Figure 5–13:
(1)
Figure 5–13 applies to EP2S60 devices in the 484 and 672 pin packages.
4
2
4
Quadrant
LVDS
Clock
Fast
PLL 1
Fast
PLL 2
DPA
Clock
LVDS
Clock
DPA
Clock
LVDS
Clock
Fast
PLL 4
Fast
PLL 3
DPA
Clock
LVDS
Clock
DPA
Clock
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