參數(shù)資料
型號： EP2S60F1020C3
廠商： Altera
文件頁數(shù)： 514/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 60K 1020-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 6
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計： 2544192
輸入/輸出數(shù)： 718
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1130
EP2S60F1020C3ES
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Altera Corporation
7–9
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
128-bit security key is stored in the Stratix II or Stratix II GX device. In
order to successfully configure a Stratix II or Stratix II GX device that has
the design security feature enabled, it must be configured with a
configuration file that was encrypted using the same 128-bit security key.
The security key can be stored in non-volatile memory inside the Stratix II
or Stratix II GX device. This non-volatile memory does not require any
external devices, such as a battery back-up, for storage.
1
When using a serial configuration scheme such as passive serial
(PS) or active serial (AS), configuration time is the same whether
or not the design security feature is enabled. If the fast passive
parallel (FPP) scheme is used with the design security or
decompression feature, a 4× DCLK is required. This results in a
slower configuration time when compared to the configuration
time of an FPGA that has neither the design security, nor
decompression feature enabled. For more information about
this feature, contact Altera Applications group.
Remote System Upgrade
Stratix II and Stratix II GX devices feature remote and local update.
f
For more information about this feature, refer to the Remote System
Stratix II Device Handbook or the Remote System Upgrades With Stratix II &
Stratix II GX Devices chapter in volume 2 of the Stratix II GX Device
Handbook
Power-On Reset Circuit
The POR circuit keeps the entire system in reset until the power supply
voltage levels have stabilized on power-up. Upon power-up, the device
does not release nSTATUS until VCCINT, VCCPD, and VCCIO of banks 3, 4, 7,
and 8 are above the device’s POR trip point. On power down, VCCINT is
monitored for brown-out conditions.
The passive serial (PS) mode (MSEL[3,2,1,0] = 0010) and the Fast
passive parallel (FPP) mode (MSEL[3,2,1,0] = 0000) always set
bank 3 to use the lower POR trip point consistent with 1.8- and 1.5-V
signaling, regardless of the VCCSEL setting. For all other configuration
modes, VCCSEL selects the POR trip-point level. Refer to the section
In Stratix II devices, a pin-selectable option PORSEL is provided that
allows you to select between a typical POR time setting of 12 ms or
100 ms. In both cases, you can extend the POR time by using an external
component to assert the nSTATUS pin low.
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PDF描述
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參數(shù)描述
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EP2S60F1020C3NGA 制造商:Altera 功能描述:EP2S60F1020C3NGA
EP2S60F1020C4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 718 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F1020C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 718 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 718 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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