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參數(shù)資料
| 型號： | EP2S30F672I4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 651/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1899 EP2S30F672I4-ND |
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Altera Corporation
8–25
January 2008
Stratix II Device Handbook, Volume 2
Remote System Upgrades with Stratix II and Stratix II GX Devices
Tables 8–10 and 8–11 describe the input and output ports available on the
altremote_update
megafunction. Table 8–12 shows the
param[2..0]
bit settings.
Table 8–10. Input Ports of the altremote_update Megafunction
(Part 1 of 2)
Port Name
Require
d
Source
Description
clock
Y
Logic
Array
Clock input to the altremote_update block. All operations
are performed with respects to the rising edge of this clock.
reset
Y
Logic
Array
Asynchronous reset, which is used to initialize the remote update
block. To ensure proper operation, the remote update block must
be reset before first accessing the remote update block. This
signal is not affected by the busy signal and will reset the remote
update block even if busy is logic high. This means that if the reset
signal is driven logic high during writing of a parameter, the
parameter will not be properly written to the remote update block.
reconfig
Y
Logic
Array
When driven logic high, reconfiguration of the device is initiated
using the current parameter settings in the remote update block.
If busy is asserted, this signal is ignored. This is to ensure all
parameters are completely written before reconfiguration begins.
reset_timer
N
Logic
Array
This signal is required if you are using the watchdog timer feature.
A logic high resets the internal watchdog timer. This signal is not
affected by the busy signal and can reset the timer even when the
remote update block is busy. If this port is left connected, the
default value is 0.
read_param
N
Logic
Array
Once read_param is sampled as a logic high, the busy signal
is asserted. While the parameter is being read, the busy signal
remains asserted, and inputs on param[] are ignored. Once the
busy signal is deactivated, the next parameter can be read. If this
port is left unconnected, the default value is 0.
write_param
N
Logic
Array
This signal is required if you intend on writing parameters to the
remote update block. When driven logic high, the parameter
specified on the param[] port should be written to the remote
update block with the value on data_in[]. The number of valid
bits on data_in[] is dependent on the parameter type. This
signal is sampled on the rising edge of clock and should only be
asserted for one clock cycle to prevent the parameter from being
re-read on subsequent clock cycles. Once write_param is
sampled as a logic high, the busy signal is asserted. While the
parameter is being written, the busy signal remains asserted, and
inputs on param[] and data_in[] are ignored. Once the busy
signal is deactivated, the next parameter can be written. This
signal is only valid when the Current_Configuration
parameter is factory since parameters cannot be written in
application configurations. If this port is left unconnected, the
default value is 0.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP2S30F672I4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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