參數(shù)資料
型號： EP2S180F1020C3N
廠商： Altera
文件頁數(shù)： 261/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 180K 1020FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 6
系列： Stratix® II
LAB/CLB數(shù)： 8970
邏輯元件/單元數(shù)： 179400
RAM 位總計： 9383040
輸入/輸出數(shù)： 742
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
配用： 544-1701-ND - DSP PRO KIT W/SII EP2S180N
其它名稱： 544-1883
EP2S180F1020C3N-ND
Q2675539B
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Altera Corporation
1–69
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Clock Input Connections
Four CLK pins drive each enhanced PLL. You can use any of the pins for
clock switchover inputs into the PLL. The CLK pins are the primary clock
source for clock switchover, which is controlled in the Quartus II
software. Enhanced PLLs 5, 6, 11, and 12 also have feedback input pins,
as shown in Table 1–20.
Input clocks for fast PLLs 1, 2, 3, and 4 come from CLK pins. A multiplexer
chooses one of two possible CLK pins to drive each PLL. This multiplexer
is not a clock switchover multiplexer and is only used for clock input
connectivity.
Either an FPLLCLK input pin or a CLK pin can drive the fast PLLs in the
corners (7, 8, 9, and 10) when used for general-purpose applications. CLK
pins cannot drive these fast PLLs in high-speed differential I/O mode.
RCLK23
v
RCLK24
v
RCLK25
v
RCLK26
v
RCLK27
v
RCLK28
v
RCLK29
v
RCLK30
v
RCLK31
v
(1)
Clock pins 8, 9, 10, and 11 are not available in Stratix II GX devices. Therefore, these connections do not exist in
Stratix II GX devices.
Table 1–19. Clock Input Pin Connectivity to Regional Clock Networks
(Part 2 of 2)
Clock Resource
CLK(p) (Pin)
012
3456789
10
11
12
13
14
15
相關PDF資料
PDF描述
93C46B-E/P IC EEPROM 1KBIT 2MHZ 8DIP
24LC32AT/SN IC EEPROM 32KBIT 400KHZ 8SOIC
24AA16/P IC EEPROM 16KBIT 400KHZ 8DIP
24LC32AT-I/SN IC EEPROM 32KBIT 400KHZ 8SOIC
EP4SGX530KH40I4N IC STRATIX IV FPGA 530K 1517HBGA
相關代理商/技術參數(shù)
參數(shù)描述
EP2S180F1020C4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 742 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1020C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 742 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 742 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1020C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 742 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S180F1020I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 8970 LABs 742 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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