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參數(shù)資料
| 型號： | EP2S15F672C5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 320/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 366 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1124 |
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Altera Corporation
2–27
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
Figure 2–16. Stratix II and Stratix II GX Read/Write Clock Mode
Notes to Figure 2–16:
(1)
Violating the setup or hold time on the memory block address registers could corrupt the memory contents. This
applies to both read and write operations.
(2)
The read enable rden signal is not available in the M-RAM block. An M-RAM block in simple dual-port mode is
always reading the data stored at the current read address location.
(3)
Refer to the Stratix II Device Family Data Sheet (volume 1) of the Stratix II Device Handbook or the Stratix II GX Device
Family Data Sheet (volume 1) of the Stratix II GX Device Handbook for more information on the MultiTrack
interconnect.
6
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
wraddress[ ]
rdaddress[ ]
Memory Block
256 16
512 8
1,024 4
2,048 2
4,096 1
Data In
Read Address
Write Address
Write Enable
Read Enable
Data Out
rdclocken
wrclocken
wrclock
rdclock
wren
rden
6 LAB Row
Clocks
To MultiTrack
Interconnect (3)
D
ENA
Q
byteena[ ]
Byte Enable
Write
Pulse
Generator
(2)
rd_addressstall
wr_addressstall
Read Address
Clock Enable
Write Address
Clock Enable
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