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參數(shù)資料
| 型號： | EP2S15F484I4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 196/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1878 EP2S15F484I4N-ND |
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Altera Corporation
1–11
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
areset
Signal used to reset the PLL which
resynchronizes all the counter
outputs. Active high.
Logic array
General PLL control
signal
pfdena
Enables the outputs from the phase
frequency detector. Active high.
Logic array
PFD
scanclk
Serial clock signal for the real-time
PLL reconfiguration feature.
Logic array
Reconfiguration circuit
scandata
Serial input data stream for the real-
time PLL reconfiguration feature.
Logic array
Reconfiguration circuit
scanwrite
Enables writing the data in the scan
chain into the PLL. Active high.
Logic array
Reconfiguration circuit
scanread
Enables scan data to be written into
the scan chain. Active high.
Logic array
Reconfiguration circuit
Table 1–5. Enhanced PLL Output Signals (Part 1 of 2)
Port
Description
Source
Destination
c[5..0]
PLL output counters driving regional,
global or external clocks.
PLL counter
Internal or external clock
pll_out [2..0]p
pll_out [2..0]n
These are three differential or six
single-ended external clock output
pins fed from the C[5..0] PLL
counters, and every output can be
driven by any counter. p and n are
the positive (p) and negative (n) pins
for differential pins.
PLL counter
Pin(s)
clkloss
Signal indicating the switch-over
circuit detected a switch-over
condition.
PLL switch-over
circuit
Logic array
clkbad[1..0]
Signals indicating which reference
clock is no longer toggling.
clkbad1
indicates inclk1
status, clkbad0 indicates
inclk0
status. 1= good; 0=bad
PLL switch-over
circuit
Logic array
locked
Lock or gated lock output from lock
detect circuit. Active high.
PLL lock detect
Logic array
activeclock
Signal to indicate which clock
(0 = inclk0 or 1 = inclk1) is
driving the PLL. If this signal is low,
inclk0
drives the PLL, If this signal
is high, inclk1 drives the PLL
PLL clock
multiplexer
Logic array
Table 1–4. Enhanced PLL Input Signals (Part 2 of 2)
Port
Description
Source
Destination
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