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參數(shù)資料
| 型號： | EP2S15F484C4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 607/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1875 EP2S15F484C4N-ND |
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Altera Corporation
7–93
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
Figure 7–38 shows the I/O bank locations.
Figure 7–38. Stratix II I/O Bank Numbers
7
PLL_ENA
Input
Yes
Optional
7
nCEO
Output
Yes
All modes
4
MSEL[3..0]
Input
Yes
VCCINT
All modes
4
TDO
Output
Yes
JTAG
Notes to Table 7–21:
(1)
Total number of pins is 41, total number of dedicated pins is 19.
(2)
All outputs are powered by VCCIO except as noted.
(3)
All inputs are powered by VCCIO or VCCPD, based on the VCCSEL setting, except as noted.
(4)
An external pull-up resistor may be required for this configuration pin because of the multivolt I/O interface. Refer
to the Stratix II Architecture chapter in volume 1 of the Stratix II Device Handbook for pull-up or level shifter
recommendations for nCEO and TDO.
Table 7–21. Stratix II Configuration Pin Summary (Part 2 of 2)
Note (1)
Bank
Description
Input/Output
Dedicated
Powered By
Configuration Mode
Bank
2
Bank
5
Bank
1
Bank
6
Bank 3
Bank 4
Bank 8
Bank 7
Stratix II Device
I/O Bank Numbers
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