參數資料
型號： EP2S130F780C4N
廠商： Altera
文件頁數： 366/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 130K 780-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 18
系列： Stratix® II
LAB/CLB數： 6627
邏輯元件/單元數： 132540
RAM 位總計： 6747840
輸入/輸出數： 534
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應商設備封裝： 780-FBGA（29x29）
其它名稱： 544-1872
EP2S130F780C4N-ND
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3–32
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Stratix II and Stratix II GX DDR Memory Support Overview
Figure 3–13. Bidirectional DDR I/O Path in Stratix II and Stratix II GX Devices
(1)
All control signals can be inverted at the IOE. The signal names used here match with Quartus II software naming
convention.
(2)
The OE signal is active low, but the Quartus II software implements this as active high and automatically adds an
inverter before input to the AOE register during compilation.
(3)
The AOE register generates the enable signal for general-purpose DDR I/O applications.
(4)
This select line is to choose whether the OE signal should be delayed by half-a-clock cycle.
(5)
The BOE register generates the delayed enable signal for the write strobes or write clocks for memory interfaces.
(6)
The tristate enable is by default active low. You can, however, design it to be active high. The combinational control
path for the tristate is not shown in this diagram.
(7)
You can also have combinational output to the I/O pin; this path is not shown in the diagram.
(8)
On the top and bottom I/O banks, the clock to this register can be an inverted register A’s clock or a separate clock
(inverted or non-inverted). On the side I/O banks, you can only use the inverted register A’s clock for this port.
D
Q
DFF
D
Q
ENA
D
Q
DFF
Input Register BI
Input Register AI
Latch C
DQ
DFF
DQ
DFF
0
1
Output Register AO
Output Register BO
DQ
DFF
DQ
DFF
OR2
TRI
I/O Pin (7)
OE Register BOE
OE Register AOE
Logic Array
dataout_l
dataout_h
outclock
datain_h
datain_l
OE
inclock
neg_reg_out
I
0
(5)
(4)
(6)
(3)
combout
1
(2)
LatchTCHLA
(8)
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PDF描述
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