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參數(shù)資料
| 型號： | EP2S130F1508I5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 311/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 130K 1508FBGA |
| 標準包裝： | 21 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 6627 |
| 邏輯元件/單元數(shù)： | 132540 |
| RAM 位總計： | 6747840 |
| 輸入/輸出數(shù)： | 1126 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1508-BBGA |
| 供應商設備封裝： | 1508-FBGA（30x30） |
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Altera Corporation
2–19
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
bits for the M512 block, 36 bits for the M4K block, and 144 bits for the
MRAM block. If a larger shift register is required, the memory blocks can
be cascaded.
In M512 and M4K blocks, data is written into each address location at the
falling edge of the clock and read from the address at the rising edge of
the clock. The shift-register mode logic automatically controls the
positive and negative edge clocking to shift the data in one clock cycle.
The MRAM block performs reads and writes on the rising edge.
Figure 2–11 shows the TriMatrix memory block in the shift-register mode.
Figure 2–11. Stratix II and Stratix II GX Shift-Register Memory Configuration
W
w
× m × n Shift Register
m-Bit Shift Register
W
n Number of Taps
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| EP2S130F780C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 6627 LABs 534 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S130F780C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 6627 LABs 534 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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