參數(shù)資料
型號： EP2S130F1508C3
廠商： Altera
文件頁數(shù)： 447/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 130K 1508FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 6627
邏輯元件/單元數(shù)： 132540
RAM 位總計： 6747840
輸入/輸出數(shù)： 1126
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
其它名稱： 544-2160
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5–16
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Clocking
Figure 5–16. Fast PLL and LVDS/DPA Clocks for EP2SGX60E, EP2SGX90 and EP2SGX130 Devices
Source Synchronous Timing Budget
This section discusses the timing budget, waveforms, and specifications
for source-synchronous signaling in Stratix II and Stratix II GX devices.
LVDS and HyperTransport I/O standards enable high-speed data
transmission. This high data transmission rate results in better overall
system performance. To take advantage of fast system performance, it is
important to understand how to analyze timing for these high-speed
signals. Timing analysis for the differential block is different from
traditional synchronous timing analysis techniques.
Rather than focusing on clock-to-output and setup times,
source-synchronous timing analysis is based on the skew between the
data and the clock signals. High-speed differential data transmission
requires the use of timing parameters provided by IC vendors and is
strongly influenced by board skew, cable skew, and clock jitter. This
section defines the source-synchronous differential data orientation
timing parameters, the timing budget definitions for Stratix II and
Stratix II GX devices, and how to use these timing parameters to
determine a design's maximum performance.
Quadrant
No Fast PLLs on
Right Side of
Stratix II GX Devices
LVDS
Clock
DPA
Clock
Fast
PLL 1
Fast
PLL 2
LVDS
Clock
DPA
Clock
Fast
PLL 7
4
2
4
2
Fast
PLL 8
2
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