參數(shù)資料
    

    


    


    
型號：
EP2AGX45CU17C5

    

    
廠商：
Altera

    

    
文件頁數(shù)：
77/90頁

    

    
文件大?。?/td>
0K

    

    
描述：
IC ARRIA II GX FPGA 45K 358UBGA

    

    
產(chǎn)品培訓模塊：
Three Reasons to Use FPGA's in Industrial Designs
    		

    

    
標準包裝：
6

    

    
系列：
Arria II GX

    

    
LAB/CLB數(shù)：
1805
    		

    

    
邏輯元件/單元數(shù)：
42959
    		

    

    
RAM 位總計：
3517440
    		

    

    
輸入/輸出數(shù)：
156
    		

    

    
電源電壓：
0.87 V ~ 0.93 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
0°C ~ 85°C
    		

    

    
封裝/外殼：
358-UBGA
    		

    

    
供應商設(shè)備封裝：
358-UBGA
    		

    

    

    

	
    
    
    

    
    
	
    Chapter 1: Device Datasheet for Arria II Devices
    1–71
    Switching Characteristics
    December 2013
    Altera Corporation
    Table 1–63 lists the memory output clock jitter specifications for Arria II GZ devices.
    Duty Cycle Distortion (DCD) Specifications
    Table 1–64 lists the worst-case DCD specifications for Arria II GX devices.
    Table 1–65 lists the worst-case DCD specifications for Arria II GZ devices.
    Table 1–63. Memory Output Clock Jitter Specification for Arria II GZ Devices (Note 1), (2), (3)
    Parameter
    Clock
    Network
    Symbol
    –3
    –4
    Unit
    Min
    Max
    Min
    Max
    Clock period jitter
    Regional
    t
    JIT(per)
    -55
    55
    -55
    55
    ps
    Cycle-to-cycle period jitter
    Regional
    t
    JIT(cc)
    -110
    110
    -110
    110
    ps
    Duty cycle jitter
    Regional
    t
    JIT(duty)
    -82.5
    82.5
    -82.5
    82.5
    ps
    Clock period jitter
    Global
    t
    JIT(per)
    -82.5
    82.5
    -82.5
    82.5
    ps
    Cycle-to-cycle period jitter
    Global
    t
    JIT(cc)
    -165
    165
    -165
    165
    ps
    Duty cycle jitter
    Global
    t
    JIT(duty)
    -90
    90
    -90
    90
    ps
    Notes to Table 1–63:
    (1) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2/DDR3 SDRAM standard.
    (2) The clock jitter specification applies to memory output clock pins generated using differential signal-splitter and DDIO circuits clocked by a
    PLL output routed on a regional or global clock network as specified. Altera recommends using regional clock networks whenever possible.
    (3) The memory output clock jitter stated in Table 1–63 is applicable when an input jitter of 30 ps is applied.
    Table 1–64. Duty Cycle Distortion on I/O Pins for Arria II GX Devices (Note 1)
    Symbol
    C4
    I3, C5, I5
    C6
    Unit
    Min
    Max
    Min
    Max
    Min
    Max
    Output Duty Cycle
    45
    55
    45
    55
    45
    55
    %
    Note to Table 1–64:
    (1) The DCD specification applies to clock outputs from the PLL, global clock tree, IOE driving dedicated, and general
    purpose I/O pins.
    Table 1–65. Duty Cycle Distortion on I/O Pins for Arria II GZ Devices (Note 1)
    Symbol
    C3, I3
    C4, I4
    Unit
    Min
    Max
    Min
    Max
    Output Duty Cycle
    45
    55
    45
    55
    %
    Note to Table 1–65:
    (1) The DCD specification applies to clock outputs from the PLL, global clock tree, IOE driving dedicated, and general
    purpose I/O pins.
    
    
    
    
    
    


    


    

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AFS1500-FGG484I
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    相關(guān)代理商/技術(shù)參數(shù)
    		

    參數(shù)描述
    		

    
    

    
EP2AGX45CU17C5N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 1805 LABs 156 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX45CU17C6
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 1805 LABs 156 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX45CU17C6N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 1805 LABs 156 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX45CU17I3N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 1805 LABs 156 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2AGX45CU17I5
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Arria II GX 1805 LABs 156 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
    
    
    
	
    	
    
    
     
     
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                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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