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參數(shù)資料
| 型號(hào)： | EP20K400BI652-3 |
| 元件分類： | 電源監(jiān)測(cè) |
| 英文描述： | Dual Voltage Monitor with Intergrated CPU Supervisor |
| 中文描述： | 雙電壓監(jiān)視器集成CPU監(jiān)控 |
| 文件頁數(shù)： | 51/114頁 |
| 文件大小： | 1623K |
| 代理商： | EP20K400BI652-3 |
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Altera Corporation
41
APEX 20K Programmable Logic Device Family Data Sheet
Figure 26. APEX 20KE Bidirectional I/O Registers
Notes:
(1)
This programmable delay has four settings: off and three levels of delay.
(2)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN/
PRN
D
Q
ENA
VCC
4 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..0]
4
12
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
(1)
Slew-Rate
Control
Open-Drain
Output
VCCIO
Optional
PCI Clamp
Output Register
t
Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
DQ
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
DQ
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column, FastRow,
or Local Interconnect
Clock Enable
Delay
(1)
Input Pin to
Core Delay
(1)
CO
Input Pin to
Core Delay
(1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K400BI652-3ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
| EP20K400CB652I7ES | Dual Voltage Monitor with Intergrated CPU Supervisor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EP20K400CB652C8 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 1664 Macros 488 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400CB652C9 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 1664 Macro 488 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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